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参数资料
| 型号： | MC68HC11E20VFN2 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 2 MHz, MICROCONTROLLER, PQCC52 |
| 封装： | PLASTIC, LCC-52 |
| 文件页数： | 209/242页 |
| 文件大小： | 1672K |
| 代理商： | MC68HC11E20VFN2 |
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Data Types
M68HC11E Family Data Sheet, Rev. 5.1
Freescale Semiconductor
69
4.2.6.5 Interrupt Mask (I)
The interrupt request (IRQ) mask (I bit) is a global mask that disables all maskable interrupt sources.
While the I bit is set, interrupts can become pending, but the operation of the CPU continues uninterrupted
until the I bit is cleared. After any reset, the I bit is set by default and can only be cleared by a software
instruction. When an interrupt is recognized, the I bit is set after the registers are stacked, but before the
interrupt vector is fetched. After the interrupt has been serviced, a return-from-interrupt instruction is
normally executed, restoring the registers to the values that were present before the interrupt occurred.
Normally, the I bit is 0 after a return from interrupt is executed. Although the I bit can be cleared within an
interrupt service routine, "nesting" interrupts in this way should only be done when there is a clear
understanding of latency and of the arbitration mechanism. Refer to Chapter 5 Resets and Interrupts.
4.2.6.6 Half Carry (H)
The H bit is set when a carry occurs between bits 3 and 4 of the arithmetic logic unit during an ADD, ABA,
or ADC instruction. Otherwise, the H bit is cleared. Half carry is used during BCD operations.
4.2.6.7 X Interrupt Mask (X)
The XIRQ mask (X) bit disables interrupts from the XIRQ pin. After any reset, X is set by default and must
be cleared by a software instruction. When an XIRQ interrupt is recognized, the X and I bits are set after
the registers are stacked, but before the interrupt vector is fetched. After the interrupt has been serviced,
an RTI instruction is normally executed, causing the registers to be restored to the values that were
present before the interrupt occurred. The X interrupt mask bit is set only by hardware (RESET or XIRQ
acknowledge). X is cleared only by program instruction (TAP, where the associated bit of A is 0; or RTI,
where bit 6 of the value loaded into the CCR from the stack has been cleared). There is no hardware
action for clearing X.
4.2.6.8 STOP Disable (S)
Setting the STOP disable (S) bit prevents the STOP instruction from putting the M68HC11 into a
low-power stop condition. If the STOP instruction is encountered by the CPU while the S bit is set, it is
treated as a no-operation (NOP) instruction, and processing continues to the next instruction. S is set by
reset; STOP is disabled by default.
4.3 Data Types
The M68HC11 CPU supports four data types:
1.
Bit data
2.
8-bit and 16-bit signed and unsigned integers
3.
16-bit unsigned fractions
4.
16-bit addresses
A byte is eight bits wide and can be accessed at any byte location. A word is composed of two consecutive
bytes with the most significant byte at the lower value address. Because the M68HC11 is an 8-bit CPU,
there are no special requirements for alignment of instructions or operands.
相关PDF资料 |
PDF描述 |
|---|---|
| MC68HC11E9BCB3 | 8-BIT, MROM, 3 MHz, MICROCONTROLLER, PDIP56 |
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| MC68S711E9CFN2 | 8-BIT, OTPROM, 2 MHz, MICROCONTROLLER, PQCC52 |
| MC68HC11E9MPB2 | 8-BIT, MROM, 2 MHz, MICROCONTROLLER, PQFP52 |
| MC68HC711E9CFS2 | 8-BIT, UVPROM, 2 MHz, MICROCONTROLLER, CQCC52 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MC68HC11E20VFU2 | 制造商:MOTOROLA 制造商全称:Motorola, Inc 功能描述:Microcontrollers |
| MC68HC11E9 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:M68HC11E Series Programming Reference Guide |
| MC68HC11E9B3 | 制造商:MOTOROLA 制造商全称:Motorola, Inc 功能描述:8-channel, 8-bit analog-to-digital (A/D) converter |
| MC68HC11E9BCB2 | 制造商:MOTOROLA 制造商全称:Motorola, Inc 功能描述:Microcontrollers |
| MC68HC11E9BCB3 | 制造商:MOTOROLA 制造商全称:Motorola, Inc 功能描述:8-channel, 8-bit analog-to-digital (A/D) converter |
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