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参数资料
| 型号： | MC68HC908RK2DW |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 4 MHz, MICROCONTROLLER, PDSO20 |
| 封装： | PLASTIC, SOIC-20 |
| 文件页数： | 122/158页 |
| 文件大小： | 1020K |
| 代理商： | MC68HC908RK2DW |
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Internal Clock Generator Module (ICG)
MC68HC908RK2 Data Sheet, Rev. 5.1
66
Freescale Semiconductor
Figure 6-5. Clock Monitor Block Diagram
The long divider (divide by 4096) is also used as an external crystal stabilization divider. The divider is
reset when the external clock generator is off (ECGEN is clear). When the external clock generator is first
turned on, the external clock generator stable bit (ECGS) will be clear. This condition automatically selects
ECLK as the input to the long divider. The external stabilization clock (ESTBCLK) will be ECLK divided
by 4096. This timeout allows the crystal to stabilize. The falling edge of ESTBCLK is used to set ECGS
(ECGS will set after a full 16 or 4096 cycles). When ECGS is set, the divider returns to its normal function.
ESTBCLK may be generated by either IBASE or ECLK, but any clocking will reinforce only the set
condition. If ECGS is cleared because the clock monitor determined that ECLK was inactive, the divider
will revert to a stabilization divider. Since this will change the EREF and IREF divide ratios, it is important
to turn the clock monitor off (CMON = 0) after inactivity is detected to ensure valid recovery.
IOFF
CMON
FICGS
IBASE
ICGEN
EREF
IOFF
ICGS
IBASE
EXTXTALEN
EXTSLOW
ECGS
ECGON
ECLK
ICGON
EREF
ESTBCLK
IREF
ESTBCLK
IREF
ECGEN
ECLK
CMON
ECGS
EOFF
ICLK
ACTIVITY
DETECTOR
ECLK
ACTIVITY
DETECTOR
DIVIDER
CMON
EOFF
ECGS
ICGS
IBASE
ICGEN
ECLK
NAME
CONFIGURATION REGISTER BIT
TOP LEVEL SIGNAL
REGISTER BIT
MODULE SIGNAL
ECGON
STOP
EXTSLOW
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PDF描述 |
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