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参数资料
| 型号： | MC68HC908RK2DW |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 4 MHz, MICROCONTROLLER, PDSO20 |
| 封装： | PLASTIC, SOIC-20 |
| 文件页数： | 133/158页 |
| 文件大小： | 1020K |
| 代理商： | MC68HC908RK2DW |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页当前第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页
Internal Clock Generator Module (ICG)
MC68HC908RK2 Data Sheet, Rev. 5.1
76
Freescale Semiconductor
Figure 6-10. Code Example for Writing DDIV and DSTG
The method of changing the unadjusted operating point is by changing the size of the capacitor. This
capacitor is designed with 639 equally sized units. 384 of which are always connected. The remaining
255 units are put in by adjusting the ICG trim factor (TRIM). The default value for TRIM is $80, or 128
units, making the default capacitor size 512. Each unit added or removed will adjust the output frequency
by about
±0.195% of the unadjusted frequency (adding to TRIM will decrease frequency). Therefore, the
frequency of IBASE can be changed to
±25% of its unadjusted value, which is enough to cancel the
process variability mentioned before.
The best way to trim the internal clock is to use the timer to measure the width of an input pulse on an
input capture pin (this pulse must be supplied by the application and should be as long or wide as
possible). Considering the prescale value of the timer and the theoretical (zero error) frequency of the bus
(307.2 kHz *N/4), the error can be calculated. This error, expressed as a percentage, can be divided by
0.195% and the resultant factor added or subtracted from TRIM. This process should be repeated to
eliminate any residual error.
NOTE
It is recommended that the user preserve a copy of the contents of the ICG
trim register (ICGTR) in non-volitale memory.
Address $7FEF is reserved for an optional factory-determined value.
Consult with a local Freescale representative for more information and
availability of this option.
;DDIV and DSTG modification code example
;Changes DDIV and DSTG according to the initial and
; desired clock period values
;Requires ICGON to be clear (disabled)
;User must previously calculate DVFACT and STFACT by
; the equations listed in the specification
;Modifies X and A registers
start
lda
icgcr
;Verify ICGON clear (this will require
cmp
#13
; CMIE,CMF,CMON,ICGON,ICGS clear and CS,ECGON,ECGS set)
lda
#dvfact
;Add the DDIV factor (calculated before
add
icgdvr
; coding by the DDIV2 equation)
sta
icgdvr
lda
#stfact
;Load the DSTG factor (calculated before coding and
; multiplied by 128 to make it 0-255 for maximum precision
ldx
icgdsr
;Load current stage register contents
mul
;Multiply factor times current value
rola
;Since factor was multiplied by 128,
rolx
; result is x6-x0:a7, so put it all in X
bcc
store
;If result is >255, rolx will set carry
rorx
; so divide result by two and
inc
; add one to DDIV
store
stx
icgdsr
;Store value
lda
icgdvr
;Test to see if DDIV too high or low
cmp
#09
;Valid range 0-9; too low is FF/FE; too high is 0A/0B
bhi
exit
;If DDIV is 0-9, you’re almost done
lda
#09
;Otherwise, maximize period and execute error code
sta
icgdvr
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