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参数资料
| 型号： | MC68HC908RK2DW |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 4 MHz, MICROCONTROLLER, PDSO20 |
| 封装： | PLASTIC, SOIC-20 |
| 文件页数： | 43/158页 |
| 文件大小： | 1020K |
| 代理商： | MC68HC908RK2DW |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页当前第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页
Break Module (BRK)
MC68HC908RK2 Data Sheet, Rev. 5.1
Freescale Semiconductor
137
12.2.1.3 TIM During Break Interrupts
A break interrupt stops the timer counter.
12.2.1.4 COP During Break Interrupts
The COP is disabled during a break interrupt when VTST is present on the RST pin.
12.2.2 Low-Power Modes
The WAIT and STOP instructions put the MCU in low power-consumption standby modes.
12.2.2.1 Wait Mode
If enabled, the break module is active in wait mode.
12.2.2.2 Stop Mode
The break module is inactive in stop mode. The STOP instruction does not affect break module register
states.
12.2.3 Break Module Registers
These registers control and monitor operation of the break module:
Break status and control register, BSCR
Break address register high, BRKH
Break address register low, BRKL
12.2.3.1 Break Status and Control Register
The break status and control register (BSCR) contains break module enable and status bits.
BRKE — Break Enable Bit
This read/write bit enables breaks on break address register matches. Clear BRKE by writing a 0 to bit
7. Reset clears the BRKE bit.
1 = Breaks enabled on 16-bit address match
0 = Breaks disabled on 16-bit address match
BRKA — Break Active Bit
This read/write status and control bit is set when a break address match occurs. Writing a 1 to BRKA
generates a break interrupt. Clear BRKA by writing a 0 to it before exiting the break routine.
1 = Break address match
0 = No break address match
Address:
$FE0E
Bit 7
654321
Bit 0
Read:
BRKE
BRKA
000000
Write:
Reset:
00000000
= Unimplemented
Figure 12-3. Break Status and Control Register (BSCR)
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PDF描述 |
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