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参数资料
| 型号： | MSC8126TVT6400 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 27/48页 |
| 文件大小： | 0K |
| 描述： | IC DSP QUAD 16B 400MHZ 431FCPBGA |
| 标准包装： | 60 |
| 系列： | StarCore |
| 类型： | SC140 内核 |
| 接口： | DSI，以太网，RS-232 |
| 时钟速率： | 400MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 1.436MB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 431-BFBGA，FCBGA |
| 供应商设备封装： | 431-FCPBGA（20x20） |
| 包装： | 托盘 |
| 配用： | MSC8126ADSE-ND - KIT ADVANCED DEV SYSTEM 8126 |
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Electrical Characteristics
2.5.5.3
DMA Data Transfers
Table 17. DMA Signals
No.
Characteristic
Ref = CLKIN
Min
Max
Ref = CLKOUT
(1.2 V only)
Min
Max
Units
37
38
39
40
41
DREQ set-up time before the 50% level of the falling edge of REFCLK
DREQ hold time after the 50% level of the falling edge of REFCLK
DONE set-up time before the 50% level of the rising edge of REFCLK
DONE hold time after the 50% level of the rising edge of REFCLK
DACK/DRACK/DONE delay after the 50% level of the REFCLK rising edge
5.0
0.5
5.0
0.5
0.5
—
—
—
—
7.5
5.0
0.5
5.0
0.5
0.5
—
—
—
—
8.4
ns
ns
ns
ns
ns
The DREQ signal is synchronized with REFCLK . To achieve fast response, a synchronized peripheral should assert DREQ
according to the timings in Table 17 . Figure 13 shows synchronous peripheral interaction.
REFCLK
38
37
DREQ
40
39
DONE
41
DACK/DONE/DRACK
Figure 13. DMA Signals
MSC8126 Quad Digital Signal Processor Data Sheet, Rev. 15
Freescale Semiconductor
27
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参数描述 |
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