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参数资料
| 型号： | MT48LC8M16LFF4-10IT:G |
| 元件分类： | DRAM |
| 英文描述： | 8M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA54 |
| 封装： | 8 X 8 MM, VFBGA-54 |
| 文件页数： | 71/80页 |
| 文件大小： | 2775K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页当前第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页
PDF: 09005aef807f4885/Source: 09005aef8071a76b
Micron Technology, Inc., reserves the right to change products or specifications without notice.
128Mbx16x32Mobile_2.fm - Rev. M 1/09 EN
73
2001 Micron Technology, Inc. All rights reserved.
128Mb: x16, x32 Mobile SDRAM
Timing Diagrams
Figure 52:
Single Write – Without Auto Precharge
Notes:
1. For this example, BL = 1, and the WRITE burst is followed by a “manual” PRECHARGE.
2. 15ns is required between <DIN m> and the PRECHARGE command regardless of frequency.
3. x16: A9 and A11 = “Don’t Care.”
x32: A8, A9, and A11 = “Don’t Care.”
4. PRECHARGE command not allowed or tRAS would be violated.
DISABLE AUTO PRECHARGE
ALL BANKS
tCH
tCL
tRP
tRAS
tRCD
tRC
DQMU, DQML
CKE
CLK
A0–A9, A11
DQ
BA0, BA1
A10
tCMH
tCMS
tAH
tAS
ROW
BANK
ROW
BANK
t WR
DIN m
tDH
tDS
COMMAND
tCMH
tCMS
NOP 4
PRECHARGE
ACTIVE
NOP
WRITE
ACTIVE
NOP
tAH
tAS
tAH
tAS
SINGLE BANK
tCKH
tCKS
COLUMN m 3
2
T0
T1
T2
T4
T3
T5
T6
T7
T8
DON’T CARE
tCK
相关PDF资料 |
PDF描述 |
|---|---|
| MT48V8M16LFF4-10:G | 8M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA54 |
| MT48LC8M16LFF4-10 | 8M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA54 |
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| MT4C1024DJ-6IT | 1M X 1 FAST PAGE DRAM, 60 ns, PDSO20 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MT48LC8M16LFF4-75M IT | 制造商:Micron Technology Inc 功能描述:DRAM CHIP MOBILE SDRAM 128MBIT 3.3V 54FBGA - Trays |
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