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参数资料
| 型号： | OR4E042BM416-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1296 CLBS, 380000 GATES, PBGA416 |
| 封装： | PLASTIC, FBGA-416 |
| 文件页数： | 138/151页 |
| 文件大小： | 2680K |
| 代理商： | OR4E042BM416-DB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页当前第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页
Lattice Semiconductor
87
Data Sheet
September, 2002
ORCA Series 4 FPGAs
TimingCharacteristics(continued)
Table51.PrimaryCLK(PCLK)toOutputDelaywithouton-chipPLLs(Pin-to-Pin)
OR4Exxx industrial: VDD15 = 1.425 V to 1.575 V, VDD33 = 3.0 V to 3.6 V, VDDIO = 3.0 V to 3.6 V, –40 °C
< TJ < +85 °C;
CL = 30 p.
Notes:
1. Timingiswithouttheuseofthephase-lockedloops(PLLs).
2. Thisclockdelayisforafullyroutedclocktreethatusestheprimaryclocknetwork.ItincludesboththeLVTTL(3.3V)inputclockbufferdelay,
theclockroutingtothePIOCLKinput,theclock→QoftheFF,andthedelaythroughtheLVTTL(3.3V)dataoutputbuffer.ThePCLKinput
clockisconnectedatthesemi-dedicatedprimaryclockinputpins.
3. FortimingimprovementsusingotherI/Obuffertypesfortheinputclockbufferoroutputdatabuffer,seeTable45andTable47.
5-4846(F).b
Figure49.PrimaryClocktoOutputDelay
Table52.PrimaryCLK(PCLK)toOutputDelayusingon-chipPLLs(Pin-to-Pin)
OR4Exxx industrial: VDD15 = 1.425 V to 1.575 V, VDD33 = 3.0 V to 3.6 V, VDDIO = 3.0 V to 3.6 V, –40 °C
< TJ < +85 °C;
CL = 30 p.
Notes:
1. TimingusestheautomaticdelaycompensationmodeofthePLLs.ThefeedbacktothePLLisprovidedbytheglobalsystemclockrouting.
OtherdelayvaluesarepossiblebyusingthephasemodificationsmodeofthePLLinstead.
2. Thisclockdelayisforafullyroutedclocktreethatusestheprimaryclocknetwork.ItincludesboththeLVTTL(3.3V)inputclockbufferdelay,
aPLLblock,theclockroutingtothePIOCLKinput,theclock→QoftheFF,andthedelaythroughtheLVTTL(3.3V)dataoutputbuffer.The
PCLKinputclockisconnectedatthesemi-dedicatedPLLinputpin.
3. FortimingimprovementsusingotherI/Obuffertypesfortheinputclockbufferoroutputdatabuffer,seeTable45andTable47.
Description
Device
Speed
Unit
-1
-2
-3
Min
Max
Min
Max
Min
Max
PCLKInputPin→OUTPUTPin(LVTTL-12mAFast)
OR4E02
OR4E04
OR4E06
—
9.00
9.24
9.42
—
8.03
8.23
8.41
—
7.28
7.46
7.62
ns
Description
Device
Speed
Unit
-1
-2
-3
Min
Max
Min
Max
Min
Max
PCLKInputPin→OUTPUTPin(LVTTL-12mAFast)
All
—
5.84
—
5.27
—
4.78
ns
PLLDelayAdjustmentsfromCycleStealing(usedto
reduceclk->outbythemindelayvalueshown):
OneDelayCell
TwoDelayCells
ThreeDelayCells
PLLCDEL1
PLLCDEL2
PLLCDEL3
—
0.89
1.64
2.43
—
0.70
1.29
1.98
—
0.64
1.18
1.80
ns
OUTPUT(30pFLOAD)
Q
D
PCLK
PIOFF
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