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参数资料
| 型号： | OR4E042BM416-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1296 CLBS, 380000 GATES, PBGA416 |
| 封装： | PLASTIC, FBGA-416 |
| 文件页数： | 91/151页 |
| 文件大小： | 2680K |
| 代理商： | OR4E042BM416-DB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页当前第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页
44
Lattice Semiconductor
Data Sheet
September, 2002
ORCA Series 4 FPGAs
Special Function Blocks (continued)
5-5768(F).b
Figure 27. ORCA Series Boundary-Scan Circuitry Functional Diagram
TAP
CONTROLLER
TMS
TCK
BOUNDARY-SCAN REGISTER
ISC READ/WRITE REGISTERS
BYPASS AND ISC_DEFAULT REGISTER
DATA
MUX
INSTRUCTION DECODER
INSTRUCTION REGISTER
M
U
X
RESET
CLOCK IR
SHIFT-IR
UPDATE-IR
PUR
TDO
SELECT
ENABLE
RESET
CLOCK DR
SHIFT-DR
UPDATE-DR
TDI
DATA REGISTERS
PSR1,PSR2,PSR3 REGISTERS (PLCs)
CONFIGURATION REGISTER
(RAM_R, RAM_W)
PRGM
I/O BUFFERS
VDD
IDCODE/USER CODE REGISTER
ORCA Series TAP Controller (TAPC)
The ORCA Series TAP controller (TAPC) is a 1149
compatible test access port controller. The 16 JTAG
state assignments from the IEEE 1149 specication
are used. The TAPC is controlled by TCK and TMS. The
TAPC states are used for loading the IR to allow three
basic functions in testing: providing test stimuli
(Update-DR), test execution (Run-Test/Idle), and
obtaining test responses (Capture-DR). The TAPC
allows the test host to shift in and out both instructions
and test data/results. The inputs and outputs of the
TAPC are provided in the table below. The outputs are
primarily the control signals to the instruction register
and the data register.
Table 20. TAP Controller Input/Outputs
Symbol
I/O
Function
TMS
I
TestModeSelect
TCK
I
TestClock
PUR
I
PowerupReset
PRGM
I
BSCANReset
TRESET
O TestLogicReset
Select
O SelectIR(High);Select-DR(Low)
Enable
O TestDataOutEnable
Capture-DR
O Capture/ParallelLoad-DR
Capture-IR
O Capture/ParallelLoad-IR
Shift-DR
O ShiftDataRegister
Shift-IR
O ShiftInstructionRegister
Update-DR
O Update/ParallelLoad-DR
Update-IR
O Update/ParallelLoad-IR
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