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参数资料
| 型号： | ORT82G51BM680-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1296 CLBS, 380000 GATES, PBGA680 |
| 封装： | PLASTIC, FBGA-680 |
| 文件页数： | 28/109页 |
| 文件大小： | 1379K |
| 代理商： | ORT82G51BM680-DB |
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Lattice Semiconductor
25
Data Sheet
April, 2002
8b/10b SERDES Backplane Interface FPSC
ORCA ORT82G5 1.0-1.25/2.0-2.5/3.125-3.5 Gbits/s
Backplane Transceiver Core Detailed
Description (continued)
MUX/DeMUX Block
Transmit Path (FPGA Backplane)
The MUX is responsible for taking 36 bits of data/con-
trol at the low-speed transmit interface and up-convert-
ing it to 9 bits of data/control at the SERDES transmit
interface.
The MUX has 2 clock domains: one based on a clock
received from the SERDES; the other that comes from
the FPGA at 1/4 the frequency of the SERDES clock.
The time sequence of interleaving data/control values
is shown in Figure 8 below.
The low-speed transmit interface consists of a clock,
4 data byte values and a control bit for each of the byte
values. The data bytes are conveyed to the MUX via
the TWDx[31:0] ports. The control bits are TCOM-
MAx[3:0]. The clock is TSYS_CLK_[AA, AB, AC.... BD]
or TSYS_CLK_x for the sake of brevity.
Both the data and control are strobed into the MUX at
this interface on the rising edge of TSYS_CLK_x.
Besides taking in a clock for capture, the interface
sends back a clock of the same frequency, but arbitrary
phase. This clock, TCK78(A,B), is derived from one of
the 4 channels of MUX. Within each MUX is a divide-
by-4 of the SERDES STBC311x clock used in synchro-
nizing the transmit data words to the STBC311x clock
domain. TCKSEL bits select the source channel of
TCK78. The selection of clock source for TCK78(A,B) is
shown in Table 8.
Table 8. TCK78 selection
TCKSEL0
TCKSEL1
Clock Source
00
Channel A
10
Channel B
01
Channel C
11
Channel D
相关PDF资料 |
PDF描述 |
|---|---|
| OSC-1B1FREQ | TCVCXO, CLIPPED SINE OUTPUT, 10 MHz - 50 MHz |
| OSC-3A110MHZ | TCVCXO, CLIPPED SINE OUTPUT, 10 MHz |
| OSC-3B219.68MHZ | TCVCXO, CLIPPED SINE OUTPUT, 19.68 MHz |
| OSC1213A | TCVCXO, SINE OUTPUT, 13 MHz |
| OSC1218D | TCVCXO, SINE OUTPUT, 12.8 MHz |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| ORT82G5-1F680C | 功能描述:FPGA - 现场可编程门阵列 ORCA FPSC 3.7GBITS/s BP XCVR 643K RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| ORT82G5-1F680I | 功能描述:FPGA - 现场可编程门阵列 ORCA FPSC 2.7Gbits/s BP XCVR 643K RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| ORT82G5-1FN680C | 功能描述:FPGA - 现场可编程门阵列 ORCA FPSC 1.5V 3.7 G b Bpln Xcvr 643K Gt RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| ORT82G5-1FN680C1 | 功能描述:FPGA - 现场可编程门阵列 10368 LUT 372 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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