参数资料
| 型号： | PCX7447AVGH1000NB |
| 厂商： | Atmel |
| 文件页数： | 35/52页 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT 1000MHZ 360CBGA |
| 标准包装： | 44 |
| 处理器类型： | PowerPC 32-位 RISC |
| 速度： | 1.0GHz |
| 电压： | 1.1V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 360-CBBGA 裸露焊盘 |
| 供应商设备封装： | 360-CBGA（25x25） |
| 包装： | 托盘 |
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40
0833E–HIREL–01/07
PC7447A
e2v semiconductors SAS 2007
Notes:
1. PLL_CFG[0:4] settings not listed are reserved.
2. The sample bus-to-core frequencies shown are for reference only. Some PLL configurations may select bus, core, or VCO
frequencies that are not useful, not supported, or not tested for by the PC7455; see Section “Clock AC Specifications” on
page 25 for valid SYSCLK, core, and VCO frequencies.
3. In PLL-bypass mode, the SYSCLK input signal clocks the internal processor directly and the PLL is disabled. However, the
bus interface unit requires a 2x clock to function. Therefore, an additional signal, EXT_QUAL, must be driven at one-half the
frequency of SYSCLK and offset in phase to meet the required input setup tIVKH and hold time tIXKH (see Table 9-3 on
page 27). The result will be that the processor bus frequency will be one-half SYSCLK while the internal processor is
clocked at SYSCLK frequency. This mode is intended for factory use and emulator tool use only.
Note: The AC timing specifications given in this document do not apply in PLL-bypass mode.
4. In PLL-off mode, no clocking occurs inside the PC7447A regardless of the SYSCLK input.
11111
12.5x
2x
600
(1200)
833
(1666)
938
(1876)
1038
(2076)
1250
(2500)
01011
13x
2x
650
(1300)
865
(1730)
975
(1950)
1079
(2158)
1300
(2600)
11100
13.5x
2x
675
(1350)
900
(1800)
1013
(2026)
1121
(2242)
1350
(2700)
11001
14x
2x
700
(1400)
933
(1866)
1050
(2100)
1162
(2324)
1400
(2800)
00011
15x
2x
750
(1500)
1000
(2000)
1125
(2250)
1245
(2490)
11011
16x
2x
800
(1600)
1066
(2132)
1200
(2400)
1328
(2656)
00001
17x
2x
850
(1900)
1132
(2264)
1275
(2550)
1411
(2822)
00101
18x
2x
600
(1200)
900
(1800)
1200
(2400)
1350
(2700)
00111
20x
2x
667
(1334)
1000
(2000)
1332
(2664)
01001
21x
2x
700
(1400)
1050
(2100)
1399
(2797)
01101
24x
2x
800
(1600)
1200
(2400)
11101
28x
2x
933
(1866)
1400
(2800)
00110
PLL bypass
PLL off, SYSCLK clocks core circuitry directly
11110
PLL off
PLL off, no core clocking occurs
Table 12-1.
PC7447A Microprocessor PLL Configuration Example for 1420-MHz Parts (Continued)
PLL_CFG[0:4]
Example Bus-to-Core Frequency in MHz (VCO Frequency in MHz)
Bus-to-Core
Multiplier
Core-to-VCO
Multiplier
Bus (SYSCLK) Frequency
33.33
MHz
50
MHz
66.66
MHz
75
MHz
83
MHz
100
MHz
133.33
MHz
166.66
MHz
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