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参数资料
| 型号： | S1D13505F00A100 |
| 元件分类： | 显示控制器 |
| 英文描述： | CRT OR FLAT PNL GRPH DSPL CTLR, PQFP128 |
| 封装： | QFP15-128 |
| 文件页数： | 137/192页 |
| 文件大小： | 3311K |
| 代理商： | S1D13505F00A100 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页当前第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页
7: A.C. CHARACTERISTICS
S1D13505F00A HARDWARE FUNCTIONAL
EPSON
1-27
SPECIFICATION (X23A-A-001-12)
Table 7-1 SH-4 Timing
Symbol
Parameter
3.0Va
a
Two Software WAIT States Required
5.0Vb
b
One Software WAIT State Required
#1. If the S1D13505 host interface is disabled, the timing for RDY# driven is relative to the falling edge of
CSn# or the rst positive edge of CKIO after A[20:0], M/R# becomes valid, whichever one is later.
#2. If the S1D13505 host interface is disabled, the timing for D[15:0] driven is relative to the falling edge of
RD# or the first positive edge of CKIO after A[20:0], M/R# becomes valid, whichever one is later.
Units
Min.
Max.
Min.
Max.
t1
Clock period
15
ns
t2
Clock pulse width high
6
ns
t3
Clock pulse width low
6
ns
t4
A[20:0], M/R#, RD/WR# setup to CKIO
3
ns
t5
A[20:0], M/R#, RD/WR# hold from CS#
0
ns
t6
BS# setup
4
ns
t7
BS# hold
1
ns
t8
CSn# setup
4
ns
t9#2
Falling edge RD# to DB[15:0] driven
0
ns
t10
Rising edge CSn# to RDY# tri-state
5
25
2.5
10
ns
t11#1
Falling edge CSn# to RDY# driven
0
15
0
10
ns
t12
CKIO to WAIT# delay
4
20
3.6
12
ns
t13
DB[15:0] setup to 2nd CKIO after BS# (write cycle)
10
ns
t14
DB[15:0] hold (write cycle)
0
ns
t15
DB[15:0] valid to RDY# falling edge (read cycle)
0
ns
t16
Rising edge RD# to DB[15:0] tri-state (read cycle)
5
25
2.5
10
ns
相关PDF资料 |
PDF描述 |
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