参数资料
型号: S1D13505F00A100
元件分类: 显示控制器
英文描述: CRT OR FLAT PNL GRPH DSPL CTLR, PQFP128
封装: QFP15-128
文件页数: 84/192页
文件大小: 3311K
代理商: S1D13505F00A100
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5: PINS
1-16
EPSON
S1D13505F00A HARDWARE FUNCTIONAL
SPECIFICATION (X23A-A-001-12)
WE0#
I
8
CS
Hi-Z
This is a multi-purpose pin:
For SH-3/SH-4 Bus, this pin inputs the write enable signal for the lower
data byte (WE0#).
For MC68K Bus 1, this pin must be connected to VDD
For MC68K Bus 2, this pin inputs the bus size bit 0 (SIZ0).
For Generic Bus, this pin inputs the write enable signal for the lower
data byte (WE0#).
For MIPS/ISA Bus, this pin inputs the memory write signal (MEMW#).
For Philips PR31500/31700 Bus, this pin inputs the memory write com-
mand (/WE).
For Toshiba TX3912 Bus, this pin inputs the memory write command
(WE*).
For PowerPC Bus, this pin inputs the Transfer Size 1 signal (TSIZ1).
For PC Card (PCMCIA) Bus, this pin inputs the write enable signal (-WE).
See “Table 5-7 CPU Interface Pin Mapping” for summary. See the respec-
tive AC Timing diagram for detailed functionality.
WAIT#
O
15
TS2
Hi-Z
The active polarity of the WAIT# output is congurable; the state of MD5
on the rising edge of RESET# denes the active polarity of WAIT# - see
“Summary of Conguration Options”.
For SH-3 Bus, this pin outputs the wait request signal (WAIT#); MD5
must be pulled low during reset by the internal pull-down resistor.
For SH-4 Bus, this pin outputs the ready signal (RDY#); MD5 must be
pulled high during reset by an external pull-up resistor.
For MC68K Bus 1, this pin outputs the data transfer acknowledge signal
(DTACK#); MD5 must be pulled high during reset by an external pull-
up resistor.
For MC68K Bus 2, this pin outputs the data transfer and size acknowl-
edge bit 1 (DSACK1#); MD5 must be pulled high during reset by an
external pull-up resistor.
For Generic Bus, this pin outputs the wait signal (WAIT#); MD5 must
be pulled high during reset by an external pull-up resistor.
For MIPS/ISA Bus, this pin outputs the IO channel ready signal
(IOCHRDY); MD5 must be pulled low during reset by the internal pull-
down resistor.
For Philips PR31500/31700 Bus, this pin outputs the wait state signal
(/CARDxWAIT); MD5 must be pulled low during reset by the inter-
nal pull-down resistor.
For Toshiba TX3912 Bus, this pin outputs the wait state signal (CARDx-
WAIT*); MD5 must be pulled low during reset by the internal pull-down
resistor.
For PowerPC Bus, this pin outputs the transfer acknowledge signal
(TA#); MD5 must be pulled high during reset by an external pull-up
resistor.
For PC Card (PCMCIA) Bus, this pin outputs the wait signal (-WAIT);
MD5 must be pulled low during reset by the internal pull-down resistor.
See “Table 5-7 CPU Interface Pin Mapping” for summary. See the respec-
tive AC Timing diagram for detailed functionality.
RESET#
I
11
CS
Active low input that clears all internal registers and forces all outputs to
their inactive states. Note that active high RESET signals must be inverted
before input to this pin.
Table 5-1 Host Interface Pin Descriptions
Pin Name
Type
Pin #
Driver
Reset#
State
Description
相关PDF资料
PDF描述
S1S60000F00A100 1 CHANNEL(S), 2M bps, LOCAL AREA NETWORK CONTROLLER, PQFP100
S202T01 TRIGGER OUTPUT SOLID STATE RELAY, 3000 V ISOLATION-MAX
S102T01 TRIGGER OUTPUT SOLID STATE RELAY, 3000 V ISOLATION-MAX
S3C4510BXX-QE 32-BIT, 50 MHz, RISC MICROCONTROLLER, PQFP208
S3C72E8XX-QX 4-BIT, MROM, 6 MHz, MICROCONTROLLER, PQFP100
相关代理商/技术参数
参数描述
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S1D13506 制造商:EPSON 制造商全称:EPSON 功能描述:S1D13506 Color LCD/CRT/TV Controller
S1D13506F00A 制造商:EPSON 制造商全称:EPSON 功能描述:LCD Controller ICs
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