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参数资料
| 型号： | S1D13806F00A |
| 元件分类： | 显示控制器 |
| 英文描述： | CRT OR FLAT PNL GRPH DSPL CTLR, PQFP144 |
| 封装： | QFP-144 |
| 文件页数： | 208/352页 |
| 文件大小： | 3748K |
| 代理商： | S1D13806F00A |
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11: CRT/TV CONSIDERATIONS
2-86
EPSON
S1D13806 SERIES PROGRAMMING NOTES
AND EXAMPLES (X28B-G-003-01)
11 CRT/TV CONSIDERATIONS
The S1D13806 is capable of driving an LCD panel, CRT display, or a TV monitor. However, only
an LCD panel and CRT or an LCD panel and TV can be driven simultaneously. It is not possible to
drive both a CRT and TV at the same time.
The horizontal and vertical timing requirements of LCD panels allows for a wide timing variance. In
comparison, a CRT display has very strict timing requirements with even a very small timing vari-
ance degrading the displayed image. TV monitors require timings based on the NTSC or PAL spec-
ifications.
The utility 1386CFG.EXE can be used to generate a header file containing the register values
required for CRT/TV or LCD panel timings. For further information on 1386CFG.EXE, see the
“1386CFG Users Manual,” document number X28B-B-001-xx.
11.1 CRT Considerations
CRT timings are based on the VESA Monitor Timing Specifications. The VESA specification
details all the parameters of the display and non-display times, as well as the input clock required to
meet the times. Failing to use correct timings can result in an unsynchronized image on a par-
ticular monitor, which can permanently damage the monitor. Virtually all VGA monitors sync
if VESA timings are used.
For more information on VESA timings, contact the Video Electronics Standards Association on the
internet at www.vesa.org.
11.1.1 Generating CRT timings with 1386CFG
1386CFG.EXE will generate correct VESA timings for 640
× 480 and 800 × 600 if provided the
correct VESA input clock. The following timings can be generated:
640
× 480 @ 60Hz (Input Clock = 25.175MHz)
640
× 480 @ 72Hz (Input Clock = 31.500MHz)
640
× 480 @ 75Hz (Input Clock = 31.500MHz)
640
× 480 @ 85Hz (Input Clock = 36.000MHz)
800
× 600 @ 56Hz (Input Clock = 36.000MHz)
800
× 600 @ 60Hz (Input Clock = 40.000MHz)
11.1.2 DAC Output Level Selection
When the CRT is active, the DAC Output Level Select bit (REG[05Bh] bit 3) can be used to double
values output to the DAC. This would normally result in very bright colors on the display, but if
IREF is reduced at the same time the display will remain at its intended brightness and power con-
sumption is reduced.
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PDF描述 |
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| S1D13A04B00B | 制造商:EPSON 制造商全称:EPSON 功能描述:LCD Controller ICs |
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