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参数资料
| 型号： | SI5368B-C-GQ |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 5/92页 |
| 文件大小： | 0K |
| 描述： | IC CLK MULTIPLIER ATTEN 100TQFP |
| 标准包装： | 90 |
| 系列： | DSPLL® |
| 类型： | 时钟放大器，振动衰减器 |
| PLL： | 是 |
| 输入： | 时钟 |
| 输出： | CML，CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 4:5 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 808MHz |
| 除法器/乘法器： | 无/是 |
| 电源电压： | 1.71 V ~ 3.63 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-TQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
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Si5368
Rev. 1.0
13
SPI Specifications
Duty Cycle, SCLK
tDC
SCLK = 10 MHz
40
—
60
%
Cycle Time, SCLK
tc
100
—
ns
Rise Time, SCLK
tr
20–80%
—
25
ns
Fall Time, SCLK
tf
20–80%
—
25
ns
Low Time, SCLK
tlsc
20–20%
30
—
ns
High Time, SCLK
thsc
80–80%
30
—
ns
Delay Time, SCLK Fall
to SDO Active
td1
——
25
ns
Delay Time, SCLK Fall
to SDO Transition
td2
——
25
ns
Delay Time, SS Rise
to SDO Tri-state
td3
——
25
ns
Setup Time, SS to
SCLK Fall
tsu1
25
—
ns
Hold Time, SS to
SCLK Rise
th1
20
—
ns
Setup Time, SDI to
SCLK Rise
tsu2
25
—
ns
Hold Time, SDI to
SCLK Rise
th2
20
—
ns
Delay Time between
Slave Selects
tcs
25
—
ns
Table 4. Microprocessor Control (Continued)
(VDD = 1.8 ± 5%, 2.5 ±10%, or 3.3 V ±10%, TA = –40 to 85 °C)
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
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参数描述 |
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| Si5368C-B-GQ | 功能描述:锁相环 - PLL ANY-RATE CLK MULT JITTER ATTEN 5 OUTS RoHS:否 制造商:Silicon Labs 类型:PLL Clock Multiplier 电路数量:1 最大输入频率:710 MHz 最小输入频率:0.002 MHz 输出频率范围:0.002 MHz to 808 MHz 电源电压-最大:3.63 V 电源电压-最小:1.71 V 最大工作温度:+ 85 C 最小工作温度:- 40 C 封装 / 箱体:QFN-36 封装:Tray |
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