参数资料
| 型号： | SM3E-19.44M |
| 厂商： | Connor-Winfield |
| 文件页数： | 18/36页 |
| 文件大小： | 0K |
| 描述： | IC MOD TIMING 19.440MHZ STRAT 3E |
| 标准包装： | 1 |
| 系列： | SM3 |
| 类型： | 定时模块，系统时钟 |
| PLL： | 是 |
| 主要目的： | 以太网，ADM，DSLAM，SONET/SDH，Stratum，TDM |
| 输入： | LVCMOS |
| 输出： | LVCMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 8:3 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 19.44MHz |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 通孔 |
| 封装/外壳： | 32-DIP 模块 |
| 包装： | 管件 |
| 其它名称： | CW643 SM3E 19.44M SM3E19.44M |
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SM3E Data Sheet #:
TM054
Page 25 of 36 Rev: 04 Date: 01/26/11
Copyright 2011 The Connor-Winfield Corp. All Rights Reserved
Specifications subject to change without notice
Application Notes
AvailableOutput1frequenciesare:12.96MHz,19.44MHz,25.92MHz,38.88MHz,51.84MHzor77.76MHz.Afterthemoduleis
poweredup,pulltheresetpinlowfor10ms.Wait1200msandreadthecontentsofregister0x33.Ifitreads1thenthemodulecame
upproperly.Ifitreads0thenresetthemoduleandre-readregister0c33after1200ms.Thecontentsof0x33mustread1beforeusing
themodule.
Reference Inputs–Theapplicationmaysupplyupto8referenceinputs,appliedatinputpinsRef1 - 8.Theymayeachbe8
kHz,1.544MHz,2.048MHz,12.96MHz,19.44MHz,25.92MHz,38.88MHz,51.84MHzor77.76MHz.Thedeviceauto-detectsthe
referencefrequencies,andtheymaybereadfromtheRef(1-8)_Frq_Priorityregistersinregistercontrolmode,asdescribedinthe
controlmodesectionsthatfollow.
Referenceswitchesareperformedinahitlessmanner.However,iftheapplicationexternallychangesthefrequencyofaparticular
reference,thedevicerequires20mstoauto-detectthenewfrequency.Manualswitchestoafrequencychangedreferenceshouldnot
bemadeduringthisinterval.Automaticreferenceselectionmodeaccountsfortheauto-detectioninthereferencequalification.
Referenceswouldtypically(butneednotbe)connectedindecreasingorderofusagepriority.ForexampleifredundantBITSclocks
areavailable,theywouldtypicallybeassignedto
Ref1 andRef2,withothertransmissionderivedsignalsfollowingthereafter.
Master/Slave operation–Forsomeapplications,reliabilityrequirementsmaydemandthattheclocksystembeduplicated.The
SM3Edevicewillsupportthemaster/slaveduplicatedconfigurationforsuchapplications.Tofacilitateit’suse,thedeviceincludesthe
necessarysignalcrosscouplingandcontrolfunctions.Redundancyforreliabilityimpliestwomajorconsiderations:1)Maintaining
separatefailuregroupssuchthatafailureinonegroupdoesnotaffectit’smate,and2)Physicalandlogicalpartitioningforrepair,
suchthatafailedcomponentcanbereplacedwhilethemateremainsinservice,ifsodesired.Systemdesignneedstoaccountto
meetsystemlevelgoals.
Master / Slave Configuration
Figure 8
STC3500
SM3E
8 kHz
M/S
Reference 8 In
Reference 1 In
2
SM3E
1
M/S (8KHz)
8 kHz
Synchronized clock output
Ref1
Ref8
Ref1
Ref8
M/S Output
Output 1
BITS_Clk
Output 1
Sync_8K
BITS_Clk
BITS c lock output
BITS clock output
(8KHz)
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