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参数资料
| 型号： | ST5x86 |
| 厂商： | 意法半导体 |
| 英文描述： | 100 and 120 MHz 3.45 Volt 5x86 CPU(微处理器) |
| 中文描述： | 100和120兆赫3.45伏特5x86的CPU（微处理器） |
| 文件页数： | 8/39页 |
| 文件大小： | 326K |
| 代理商： | ST5X86 |
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ST5x86
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Figure 1.4. Configuration Control Register 2 (CCR2)
Table 1.4. CCR2 Bit Definitions
BIT
POSITION
NAME
DESCRIPTION
1
USE_WBAK
Enable Write-Back Cache Interface Pins
If = 1: Enable INVAL and WM_RST input pins, CACHE#, and HITM# output pins.
When enabling write-back cache mode, the USE_WBAK bit must be set prior to set-
ting the NW bit in CR0.
If = 0: INVAL and WM_RST input pins are ignored, and CACHE# and HITM# output
pins float.
2
LOCK_NW
LOCK NW Bit
If = 1: Prohibits changing the state of the NW bit in CR0.
3
SUSP_HALT
Suspend on HALT
If = 1: CPU enters suspend mode following execution of a HALT instruction.
4
WT1
Write-Through Region 1
If = 1: Forces all writes to the address region between 640 KBytes to 1 MByte that hit
in the on-chip cache to be issued on the external bus.
6
BWRT
Enable Burst Write Cycles
If = 1: Enables use of 16-byte burst write-back cycles.
7
USE_SUSP
Enable Suspend Pins
If = 1: SUSP# input and SUSPA# output are enabled.
If = 0: SUSP# input is ignored and SUSPA# output floats.
Note:
Bits 0 and 5 are reserved. Bits 1-4, 6 and 7 are cleared to 0 at reset.
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