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参数资料
| 型号： | ST5x86 |
| 厂商： | 意法半导体 |
| 英文描述： | 100 and 120 MHz 3.45 Volt 5x86 CPU(微处理器) |
| 中文描述： | 100和120兆赫3.45伏特5x86的CPU（微处理器） |
| 文件页数： | 9/39页 |
| 文件大小： | 326K |
| 代理商： | ST5X86 |
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ST5x86
9/39
Figure 1.5. Configuration Control Register 3 (CCR3)
Table 1.5. CCR3 Bit Definitions
BIT
POSITION
NAME
DESCRIPTION
0
SMI_LOCK
SMM Register Lock
If = 1: the following SMM control bits can not be modified:
CCR1 bits: 1, 2, and 3
CCR3 bit: 1
all SMAR bits.
However, while operating within a SMI handler these SMM control bits can be
modified.
Once set, the SMI_LOCK bit can only be cleared by asserting the RESET pin.
1*
NMI_EN
NMI Enable
If = 1: NMI is enabled during SMM.
If = 0: NMI is not recognized during SMM.
2
LINBRST
Linear Address Burst Cycles
If = 1: linear address sequence is used while performing burst cycles.
If = 0: “1+4” address sequencing is used while performing burst cycles.
3*
SMM_MODE
SMM Mode
If = 1: SMM pins function as defined for SL-compatible mode.
If = 0: SMM pins function as defined for standard Cyrix SMM mode.
4-7
MAPEN[3-0]
MAP Enable
If = 1h: all configuration registers are accessible. All accesses to port 22h are trapped.
If = 0h: only configuration registers C0h through CFh, FEh and FFh are accessible.
Note:
Bits 0-7 are cleared to zero at reset.
*Note:
Access defined by CCR3, bit 0, SMI-Lock bit.
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