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参数资料
| 型号： | ST72T774S9T1 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 8 MHz, MICROCONTROLLER, PQFP44 |
| 封装： | TQFP-44 |
| 文件页数： | 110/144页 |
| 文件大小： | 1280K |
| 代理商： | ST72T774S9T1 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页当前第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页
ST72774/ST727754/ST72734
68/144
SYNC PROCESSOR (SYNC) (Cont’d)
4.4.10 Register Description
CONFIGURATION REGISTER (CFGR)
Read/Write
Reset Value: 0000 0000 (00h)
Bit 7 = HACQ Horizontal Sync Analyzer Mode
Set by software, reset by hardware when the
measurement is done. The sync generator must
be disabled (HVGEN=0).
0 : Measurement is done, the result can be read
in HGENR.
1: Start measuring HSYNCO/HFBACK low lev-
el.
Bit 6 = VACQ Vertical Sync Analyzer Mode
Set by software, reset by hardware when the
measurement is done. The sync generator must
be disabled (HVGEN=0).
0: Measurement is done, and the result can be
read in VGENR.
1: Start measuring the number of scan lines dur-
ing VSYNCO/VFBACK low level.
Bit 5 = Reserved. Must be cleared.
Bit 4 = 2FHINH Inhibition of Pre/Post equalization
pulses.
This
function
removes
pre/post
equalization
pulses on HSYNCO signal. The sync generator
and the Horizontal sync analyzer must both be
disabled (HVGEN=HACQ=0).
0: Disable
1: Enable
Bit 3 = VEXT VSYNCO pulse width extension in
case of post-equalization pulses.
The sync generator and the Horizontal and
Vertical sync analyzer must be disabled (HVGEN
= 0, HACQ = 0, VACQ = 0, VCORDIS=0). Vertical
extension must be enabled (VGENR > 0
).
0: Disable
1: Enable
Bits 2:0 = Q’2..Q’0
These are the read/write LSB of the VGENR 11-bit
counter. Refer to Figure 44.
70
HACQ VACQ
-
2FHINH VEXT
Q’2
Q’1
Q’0
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