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参数资料
型号： TMS320C6747BZKB4
厂商： TEXAS INSTRUMENTS INC
元件分类： 数字信号处理
英文描述： OTHER DSP, PBGA256
封装： PLASTIC, BGA-256
文件页数： 42/219页
文件大小： 1557K
代理商： TMS320C6747BZKB4
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ANCEINFORMA
TION
TMS320C6745/6747
SPRS377D – SEPTEMBER 2008 – REVISED AUGUST 2010
www.ti.com
Table 6-65. Additional(1) SPI1 Master Timings, 4-Pin Chip Select Option(2) (3)
No.
PARAMATER
MIN
MAX
UNIT
Polarity = 0, Phase = 0,
2P -5
to SPI1_CLK rising
Polarity = 0, Phase = 1,
0.5tc(SPC)M + 2P -5
to SPI1_CLK rising
Delay from SPI1_SCS active to
19
td(SCS_SPC)M
ns
first SPI1_CLK(4) (5)
Polarity = 1, Phase = 0,
2P -5
to SPI1_CLK falling
Polarity = 1, Phase = 1,
0.5tc(SPC)M + 2P -5
to SPI1_CLK falling
Polarity = 0, Phase = 0,
0.5tc(SPC)M + P - 3
from SPI1_CLK falling
Polarity = 0, Phase = 1,
P - 3
Delay from final SPI1_CLK edge
from SPI1_CLK falling
20
td(SPC_SCS)M
to master deasserting SPI1_SCS
ns
Polarity = 1, Phase = 0,
(6) (7)
0.5tc(SPC)M + P -3
from SPI1_CLK rising
Polarity = 1, Phase = 1,
P - 3
from SPI1_CLK rising
(1)
These parameters are in addition to the general timings for SPI master modes (Table 6-62).
(2)
P = SYSCLK2 period
(3)
Figure shows only Polarity = 0, Phase = 0 as an example. Table gives parameters for all four master clocking modes.
(4)
In the case where the master SPI is ready with new data before SPI1_SCS assertion.
(5)
This delay can be increased under software control by the register bit field SPIDELAY.C2TDELAY[4:0].
(6)
Except for modes when SPIDAT1.CSHOLD is enabled and there is additional data to transmit. In this case, SPI1_SCS will remain
asserted.
(7)
This delay can be increased under software control by the register bit field SPIDELAY.T2CDELAY[4:0].
Table 6-66. Additional(1) SPI1 Master Timings, 5-Pin Option(2) (3)
No.
PARAMATER
MIN
MAX
UNIT
Polarity = 0, Phase = 0,
0.5tc(SPC)M+P+5
from SPI1_CLK falling
Max delay for slave to
Polarity = 0, Phase = 1,
deassert SPI1_ENA after
P+5
from SPI1_CLK falling
final SPI1_CLK edge to
18
td(SPC_ENA)M
ns
ensure master does not
Polarity = 1, Phase = 0,
0.5tc(SPC)M+P+5
begin the next
from SPI1_CLK rising
transfer.(4)
Polarity = 1, Phase = 1,
P+5
from SPI1_CLK rising
Polarity = 0, Phase = 0,
0.5tc(SPC)M + P -3
from SPI1_CLK falling
Polarity = 0, Phase = 1,
Delay from final
P - 3
from SPI1_CLK falling
SPI1_CLK edge to
20
td(SPC_SCS)M
ns
master deasserting
Polarity = 1, Phase = 0,
0.5tc(SPC)M+ P -3
SPI1_SCS (5) (6)
from SPI1_CLK rising
Polarity = 1, Phase = 1,
P - 3
from SPI1_CLK rising
Max delay for slave SPI to drive SPI1_ENA valid
21
td(SCSL_ENAL)M
after master asserts SPI1_SCS to delay the
C2TDELAY + P
ns
master from beginning the next transfer,
(1)
These parameters are in addition to the general timings for SPI master modes (Table 6-63).
(2)
P = SYSCLK2 period
(3)
Figure shows only Polarity = 0, Phase = 0 as an example. Table gives parameters for all four master clocking modes.
(4)
In the case where the master SPI is ready with new data before SPI1_ENA deassertion.
(5)
Except for modes when SPIDAT1.CSHOLD is enabled and there is additional data to transmit. In this case, SPI1_SCS will remain
asserted.
(6)
This delay can be increased under software control by the register bit field SPIDELAY.T2CDELAY[4:0].
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Peripheral Information and Electrical Specifications
Copyright 2008–2010, Texas Instruments Incorporated
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Product Folder Link(s): TMS320C6745/6747
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PDF描述
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TMS320C6747BZKBT3 功能描述:数字信号处理器和控制器 - DSP, DSC Fixed/Floating-Point Digital Signal Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT
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TMS320C6747CZKB4 功能描述:数字信号处理器和控制器 - DSP, DSC Fix/Floating-Pt DSP RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT
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