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参数资料
| 型号： | TPS65040ZQER |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 电源管理 |
| 英文描述： | 8-CHANNEL POWER SUPPLY MANAGEMENT CKT, PBGA71 |
| 封装： | 5 X 5 MM, 0.50 MM PITCH, GREEN, PLASTIC, MICRO, BGA-71 |
| 文件页数： | 18/73页 |
| 文件大小： | 1928K |
| 代理商： | TPS65040ZQER |
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PIN ASSIGNMENT
SLVS708B – NOVEMBER 2006 – REVISED APRIL 2007
(BOTTOM VIEW)
J
NC
VTCXO
AFC
SYSCLK_IN
SIN_SYSCLK1
SIN_SYSCLK2
SIN_SYSCLK3
VBN5
NC
H
VBN3
NC
GND3
GND6
TBNDSEL 2
GND2
GND5
TSPEN
VGGE1 _V28
G
V11_
GND4
TXONFST
TBNDSEL1
NC
TSPDIN
CSTB
CCLK
VGGE2 _V28
V28TX
F
VBN4
PA_VDD
TXON
CDATA
VBN2
VGGE3 _V28
E
V12_
V_LNA_
REG_EN
TSPCLK
DDGNDA
VIO1V8
V28RX
FEM
D
V13_ V28A
VREF2
SYSCLK
TEST
VREF1
DDINA
_EN2
C
GND1
V15_V18A
CRESET
EXT_DC_DC_O
SYSCLK _EN
VEEPROM
ERR
PABIAS1
N _OFF
B
PAVREF3
VBN1
WRFON
VBDDP
L1
DDGNDP
L2
VOUT
PA_FB
A
NC
PAVREF2
PAVREF1
VBDDP
L1
DDGNDP
L2
VOUT
NC
1
2
3
4
5
6
7
8
9
TERMINAL FUNCTIONS
TERMINAL
NAME(1)
I/O
DESCRIPTION
PIN
NO.
ADDRESS
V12_V28RX, V13_V28A and V15_V18A mode control input V11_V28TX,
1
B3
WRFON
I
PA_VDD, V_LNA_FEM and SIN_SYSCLK3 enable input
2
C6
SYSCLK_EN
I
VTCXO, AFCDAC, CLOCK DISTRIBUTION enable input
3
B1
PAVREF3
O
PAVREF output3
4
B2
VBN1
I
Power supply of VREF1/VREF2, PAVREF and AFCDAC
VGGE1_V28, VGGE2_V28, VGGE3_V28 mode control input SIN_SYSCLK2
5
D3
SYSCLK_EN2
I
enable input
6
C1
GND1
I
GND of VREF1/VREF2, PAVREF and AFCDAC
7
C2
V15_V18A
O
V15_V18A LDO output
8
D1
V13_V28A
O
V13_V28A LDO output
9
D2
VREF2
O
Bandgap buffer output
10
E2
V_LNA_FEM
O
Output through MOS switch from V12_V28RX LDO
11
E1
V12_V28RX
O
V12_V28RX LDO output
12
F1
VBN4
I
Power supply of V11_V28TX, V12_V28RX, V13_V28A and V15_V18A
13
G1
V11_V28TX
O
V11_V28TX LDO output
14
F2
PA_VDD
O
Output through MOS switch from V11_V28TX LDO
15
G2
GND4
I
GND of V11_V28TX, V12_V28RX, V13_V28A and V15_V18A
16
H1
VBN3
I
Power supply of VTCXO
17
H2
NC
–
No connection (recommended to be GND)
18
J2
VTCXO
O
VTCXO LDO output
19
G3
TXONFST
I
Buck boost DC/DC converter and PAVREF enable input
20
H3
GND3
I
GND of VTCXO
21
J3
AFC
O
AFCDAC output
22
F3
TXON
I
PAVREF output buffer enable input
23
E3
REG_EN
I
Enable input
24
J4
SYSCLK_IN
I
Clock input
25
H4
GND6
I
GND of CLOCK DISTRIBUTION
26
J5
SIN_SYSCLK1
O
Clock output1 of CLOCK DISTRIBUTION
27
H5
TBNDSEL2
I
PAVREF switch select 2
28
J6
SIN_SYSCLK2
O
Clock output2 of CLOCK DISTRIBUTION
(1)
GND1, GND2, GND3, GND4, GND5 and DDGNDA are internally connected. GND6 and DDGNDP are separated from these ground
pins. VBN1, VBN2, VBN3, VBN4, VBN5 and DDINA are separated each other.
25
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