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参数资料
| 型号： | TPS65040ZQER |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 电源管理 |
| 英文描述： | 8-CHANNEL POWER SUPPLY MANAGEMENT CKT, PBGA71 |
| 封装： | 5 X 5 MM, 0.50 MM PITCH, GREEN, PLASTIC, MICRO, BGA-71 |
| 文件页数： | 55/73页 |
| 文件大小： | 1928K |
| 代理商： | TPS65040ZQER |
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CLOCK DISTRIBUTION
CLOCK
DISTRIBU TION
PowerSupply
CINSYSCLK
COSIN1
-3dB
1.8VBias
COVTCXO
1.0uF
VBN3
VTCXO
GND3
VTCXO
SYSCLK_IN
SIN_SYSCLK1
SIN_SYSCLK2
SIN_SYSCLK3
GND6
-1dB
CCLK
CDATA
CSTB
SerialInterface
SYSCLK_EN
SYSCLK_EN2
WRFON
r[PSCNTS
YSCLK_GSM]
r[PSCNTSYSCLK_UMTS]
COSIN2
COSIN3
Enable
Attenuation
SLVS708B – NOVEMBER 2006 – REVISED APRIL 2007
Table 14. AFCDAC Control
REG_EN(1)
SYSCLK_EN
r[PSCNTAFC]
AFC
1
ON
1
0
OFF
1
0
1
OFF
1
0
OFF
0
Don't Care
OFF
(1)
REG_EN sequence is described in SEQUENCE CONTROL.
CLOCK DISTRIBUTION is a clock buffer where a clipped sine wave of 26 MHz, input from VCTCXO, is
distributed to three output pins. Figure 81 shows a block diagram. Three output pins can be controlled by each
signal shown in Table 15, Table 16 and Table 17. Because SYSCLK_EN pin is used as an enable signal of
VCTCXO LDO and AFCDAC, VTCXO and SIN_SYSCLK1 of CLOCK DISTRIBUTION is turned on without fail in
SYSCLK_EN=High. AFCDAC depends on r[PSCNTAFC]. The output of SIN_SYSCLK1 pin becomes the output
amplitude of –3dB (typ) for the input amplitude. The output amplitude of IN_SYSCLK2 pin and SIN_SYSCLK3
pin are –1dB (typ). Note that the electrical characteristics of CLOCK DISTRIBUTION are not assured within the
range of 2.7V<VBAT<3.1V function.
Figure 81. Clock Distribution Block Diagram
59
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PDF描述 |
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参数描述 |
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