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参数资料
| 型号： | WBLXT9785HCC2V |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 网络接口 |
| 英文描述： | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| 封装： | ROHS COMPLIANT, PLASTIC, HQFP-208 |
| 文件页数： | 115/234页 |
| 文件大小： | 3982K |
| 代理商： | WBLXT9785HCC2V |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
Datasheet
201
Document Number: 249241
Revision Number: 010
Revision Date: 30-May-2006
7
Collision Test
This bit is ignored by the LXT9785/LXT9785E
0 = Disable COL signal test
1 = Enable COL signal test
R/W
0
6
Speed Selection
1000 Mbps
0.6
1
0
0.13
1 = Reserved
0 = 1000 Mbps (not allowed)
1 = 100 Mbps
0 = 10 Mbps
R/W
0
5:0
Reserved
Write as 0, ignore on Read
R/W
000000
Table 84. Status Register (Address 1)
Bit
Name
Description
Type
1,2
Default
15
100BASE-T4
0 = PHY not able to perform 100BASE-T4
1 = PHY able to perform 100BASE-T4
R0
14
100BASE-X
Full-Duplex
0 = PHY not able to perform full-duplex 100BASE-X
1 = PHY able to perform full-duplex 100BASE-X
R1
13
100BASE-X
Half-Duplex
0 = PHY not able to perform half-duplex 100BASE-X
1 = PHY able to perform half-duplex 100BASE-X
R1
12
10 Mbps Full-Duplex
0 = PHY not able to operate at 10 Mbps in full-duplex
mode
1 = PHY able to operate at 10 Mbps in full-duplex
mode
R1
11
10 Mbps Half-Duplex
0 = PHY not able to operate at 10 Mbps in half-duplex
1 = PHY able to operate at 10 Mbps in half-duplex
mode
R1
10
100BASE-T2
Full-Duplex
0 = PHY not able to perform full-duplex 100BASE-T2
1 = PHY able to perform full-duplex 100BASE-T2
R0
9
100BASE-T2
Half-Duplex
0 = PHY not able to perform half-duplex 100BASE-T2
1 = PHY able to perform half-duplex 100BASE-T2
R0
8
Extended Status
0 = No extended status information in Register 15
1 = Extended status information in Register 15
R0
7
Reserved
Write as 0, ignore on Read
R
0
1. R = Read Only
2. Bits that Latch High (LH) or Latch Low (LL) automatically clear when read.
Table 83. Control Register (Address 0) (Sheet 2 of 2)
Bit
Name
Description
Type1
Default
1. R/W = Read/Write, SC = Self Clearing when operation complete.
2. During a hardware reset, all LHR information is latched in from the pins. During a software reset (0.15), the
LSHR information is not re-read from the pins. This information reverts back to the information that was
read in during the hardware reset. During a hardware rest, register information is unavailable from 1 ms
after de-assertion of the reset. During a software reset (0.15) the registers are available for reading. The
reset bit should be polled to see when the part has completed reset.
3. LSHR = Default value is derived from a single device input pin state or a group of device input pin states as
the pin(s) are latched at startup or hardware reset.
4. Default value of Register bits 0.12, 0.13, and 0.8 are determined by the CFG pins as described in Table 42,
“Global Hardware Configuration Settings” on page 128.
5. Default value of Register bit 0.11 is determined by the LINKHOLD configuration pin.
6. Link Status is reported in 10 Mbps mode as down and in 100 Mbps mode as up in loopback mode.
Register bits 17.12 (Receive Status) and 17.13 (Transmit Status) are not updated in 10 Mbps loopback
mode.
相关PDF资料 |
PDF描述 |
|---|---|
| WBLXT9785HCD0 | DATACOM, INTERFACE CIRCUIT, PQFP208 |
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| WE128K16-150CM | 128K X 16 EEPROM 5V MODULE, 150 ns, CDMA40 |
| WE128K16-150CQA | 128K X 16 EEPROM 5V MODULE, 150 ns, CDMA40 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| WBLXT9785HE.D0-865114 | 制造商:Cortina Systems Inc 功能描述:PHY 8-CH 10Mbps/100Mbps 208-Pin PQFP |
| WBM-DATA | 制造商:Thomas & Betts 功能描述: |
| WBM-DISHWASH | 制造商:Thomas & Betts 功能描述: |
| WBM-DISPOSAL | 制造商:Thomas & Betts 功能描述: |
| WBM-DUPLEX | 制造商:Thomas & Betts 功能描述: |
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