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参数资料
| 型号： | WBLXT9785HCC2V |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 网络接口 |
| 英文描述： | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| 封装： | ROHS COMPLIANT, PLASTIC, HQFP-208 |
| 文件页数： | 25/234页 |
| 文件大小： | 3982K |
| 代理商： | WBLXT9785HCC2V |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
120
Datasheet
Document Number: 249241
Revision Number: 010
Revision Date: 30-May-2006
4.3.4
Serial Media Independent Interface (SMII) and Source Synchronous-
Serial Media Independent Interface (SS-SMII)
4.3.4.1
SMII Interface
The LXT9785/LXT9785E provides an independent serial interface for each network port,
complying with the Serial-MII Specification, Revision 1.2. All SMII ports use a common reference
clock and SYNC signal. The SMII Data Interface exchanges data between the LXT9785/
LXT9785E and multiple Media Access Controllers (MACs). All signals are synchronous to the
reference clock. One SYNC control stream is sourced by the MAC to the PHY. Both the transmit
and receive data streams are segmented into boundaries delimited by the SYNC pulses. This
interface is expected to drive up to 6 inches of trace lengths.
4.3.4.2
Source Synchronous-
Serial Media Independent Interface
The new revision to the SMII interface, SS-SMII, allows for a longer trace length and helps to
relieve timing constraints, requiring the addition of four new signals, TxCLK, TxSYNC, RxCLK,
and RxSYNC. The transmit TxCLK and TxSYNC are sourced from the MAC to the PHY and
referenced to the REFCLK input. The receive RxCLK and RxSYNC are sourced by the PHY to the
MAC and in reference to the REFCLK.
4.3.5
Configuration Management Interface
The LXT9785/LXT9785E provides an MDIO Management Interface and a Hardware Control
Interface (via the CFG pins) for device configuration and management. Mode control selection is
provided via the MDDIS pin as shown in Table 9, “MDIO Control Interface Signals – PQFP” on
page 40. When sectionalization (2x4) is selected, separate MDIO interfaces are enabled (see
4.3.6
MII Isolate
In applications where the MII must be isolated from the bus, the RMII and the SMII/SS-SMII
configurations can be three-stated using Register 0.10. On each individual port, Register bit 0.10
controls the isolation of the transmit and receive data signals for that port. Register bit 0.10 on ports
0 and 4 isolate the RxCLKn/TxCLKn and SYNC signals.
When 1x8 sectionalization is selected, TxCLK0, TxSYNC0, RxCLK1, and RxSYNC1 are used for
the clocking and synchronization interface. Port 4 controls the isolation of RxCLK0, RxCLK1,
RxSYNC0, and RxSYNC1, and must be used to isolate the receive clock and synchronization
interface.
When 2x4 sectionalization is selected, TxCLK0, TxSNC0, RxCLK0, and TxCLK0 are used for
Port 0 through Port 3 and TxCLK1, TxSYNC1, RxCLK1, and RxSYNC1 are used for Port 4
through Port 7. Port 0 must be isolated to isolate the receive clock and synchronization interface for
Port 0 through Port 3. Port 4 must be isolated to isolate Port 4 through Port 7.
4.3.7
MDIO Management Interface
The LXT9785/LXT9785E supports the IEEE 802.3 MII Management Interface, also known as the
Management Data Input/Output (MDIO) Interface. This interface allows upper-layer devices to
monitor and control the state of the LXT9785/LXT9785E. The MDIO interface consists of a
相关PDF资料 |
PDF描述 |
|---|---|
| WBLXT9785HCD0 | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| WBLXT9785HEC2V | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| WBLXT9785HED0 | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| WE128K16-150CM | 128K X 16 EEPROM 5V MODULE, 150 ns, CDMA40 |
| WE128K16-150CQA | 128K X 16 EEPROM 5V MODULE, 150 ns, CDMA40 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| WBLXT9785HE.D0-865114 | 制造商:Cortina Systems Inc 功能描述:PHY 8-CH 10Mbps/100Mbps 208-Pin PQFP |
| WBM-DATA | 制造商:Thomas & Betts 功能描述: |
| WBM-DISHWASH | 制造商:Thomas & Betts 功能描述: |
| WBM-DISPOSAL | 制造商:Thomas & Betts 功能描述: |
| WBM-DUPLEX | 制造商:Thomas & Betts 功能描述: |
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