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参数资料
| 型号： | WBLXT9785HCC2V |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 网络接口 |
| 英文描述： | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| 封装： | ROHS COMPLIANT, PLASTIC, HQFP-208 |
| 文件页数： | 220/234页 |
| 文件大小： | 3982K |
| 代理商： | WBLXT9785HCC2V |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
Datasheet
86
Document Number: 249241
Revision Number: 010
Revision Date: 30-May-2006
Table 28. MDIO Control Interface Signals – BGA23
Ball/Pin
Designation
Symbol
Type1
Signal Description2,3,4
BGA23
PQFP
F3,
A10
64
25
MDIO0
MDIO1
I/O, TS, SL,
IP
Management Data Input/Output.
Bidirectional serial data channel for communication
between the PHY and MAC or switch ASIC. Only
MDIO0 is used when 1x8 port sectionalization is
selected. In 2x4 port sectionalization mode, MDIO0
accesses ports 0-3 and MDIO1 accesses ports 4-7.
F1,
C9
67
26
MDINT0_L
MDINT1_L
OD, TS, SL,
IP
Management Data Interrupt.
When Register bit 18.1 = 1, an active Low output on this
Pin indicates status change. Only MDINT0_L is used
when 1x8 port sectionalization is selected.
In 2x4 port
sectionalization mode, MDINT0_L is associated with
ports 0-3 and MDINT1_L is associated with ports 4-7.
E1,
B10
63
24
MDC0
MDC1
I, ST, ID
Management Data Clock.
Clock for the MDIO serial data channel. Maximum
frequency is 20 MHz. Only MDC0 is used when 1x8 port
sectionalization is selected. In 2x4 port sectionalization
mode, MDC0 clocks ports 0-3 register accesses and
MDC1 clocks ports 4-7 register accesses. Refer to
L1
84
MDDIS
I, ST, ID
Management Disable.
When MDDIS is tied High, the MDIO port is completely
disabled and the Hardware Control Interface pins set
their respective bits at power up and reset.
When MDDIS is pulled Low at power up or reset, via the
internal pull-down resistor or by tieing it to ground, the
Hardware Control Interface Pins control only the initial
or “default” values of their respective register bits. After
the power-up/reset cycle is complete, bit control reverts
to the MDIO serial channel.
1. Type Column Coding: I = Input, O = Output, OD = Open Drain output, ST = Schmitt Triggered input, TS =
Three-State-able output, SL = Slew-rate Limited output, IP = weak Internal Pull-up, ID = weak Internal pull-
Down.
2. The IP/ID resistors are disabled during H/W Power-Down mode. If a Pin is an output or an I/O, the IP/ID
resistors are also disabled when the output is enabled.
3. MDIO[0:1] and MDINT[0:1]_L outputs are three-stated in H/W Power-Down mode and during H/W reset.
4. Supports the 802.3 MDIO register set. Specific bits in the registers are referenced using an “X.Y” notation,
where X is the register number (0-32) and Y is the bit number (0-15).
相关PDF资料 |
PDF描述 |
|---|---|
| WBLXT9785HCD0 | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| WBLXT9785HEC2V | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| WBLXT9785HED0 | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| WE128K16-150CM | 128K X 16 EEPROM 5V MODULE, 150 ns, CDMA40 |
| WE128K16-150CQA | 128K X 16 EEPROM 5V MODULE, 150 ns, CDMA40 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| WBLXT9785HE.D0-865114 | 制造商:Cortina Systems Inc 功能描述:PHY 8-CH 10Mbps/100Mbps 208-Pin PQFP |
| WBM-DATA | 制造商:Thomas & Betts 功能描述: |
| WBM-DISHWASH | 制造商:Thomas & Betts 功能描述: |
| WBM-DISPOSAL | 制造商:Thomas & Betts 功能描述: |
| WBM-DUPLEX | 制造商:Thomas & Betts 功能描述: |
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