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参数资料
| 型号： | WBLXT9785HCD0SE000 |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 网络接口 |
| 英文描述： | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| 封装： | ROHS COMPLIANT, PLASTIC, QFP-208 |
| 文件页数： | 115/221页 |
| 文件大小： | 3113K |
| 代理商： | WBLXT9785HCD0SE000 |
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Page 201
Cortina Systems LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
LXT9785/LXT9785E
Datasheet
249241, Revision 11.0
16 April 2007
7.0 Register Definitions
7
Auto-Negotiation
Complete
0 = Auto-negotiation process is not complete
1 = Auto-negotiation process is complete
R0
6FIFO Error
0 = No FIFO error occurred
1 = FIFO error occurred (overflow or underflow)
R
LH
0
5
Polarity
0 = Polarity is not reversed
1 = Polarity is reversed
Note:
During 100 Mbps operation, this bit is not valid
and may vary. Auto MDIX activity may increase
the variability.
R0
4
Pause
0 = The LXT9785/LXT9785E is not Pause capable
1 = The LXT9785/LXT9785E is pause capable
Note:
This bit is not affected by Register bit 4.10.
Note:
The default for the BGA15 package is 0.
RLSHR4,5
3
Error
0 = No error occurred
1 = Error Occurred (remote fault, RxERCntFUL, FIFO
error, jabber, parallel detect fault)
Note:
The register is cleared when the registers that
generated the error condition are read.
R0
2:0
Reserved
Write as 0, ignore on Read.
R
0
Table 95
Interrupt Enable Register (Address 18, Hex 12)
Bit
Name
Description
Type 1
Default
15:142
RxFIFO Initial
Fill
00 = Reserved
01 = Low, 16 bits
10 = Normal, 32 bits (default)
11 = Jumbo packets, 128 bits
R/W
LSHR4,5
1. R/W = Read/Write
2. In 10 Mbps operation, Register bit 18.13 = 1 cannot be used when Register bits 18.15:14 = “11” and in
RMII mode, Registers bits 18.15:14 = “11” or “10” cannot be used because the minimum Inter Gap Packet
becomes less than specified in the *IEEE 802.3 specification.
3. SFD Frame Alignment is applicable to SMII and SS-SMII only.
4. LSHR = Default value is derived from a single device input pin state or a group of device input pin states
as the pin(s) are latched at startup or hardware reset
5. Default values are set by hardware configuration pins FIFOSEL1 and FIFOSEL0 (see Table 17,
Table 94
Quick Status Register (Address 17, Hex 11)
Bit
Name
Description
Type 1
Default
2
1. R = Read Only, LH = Latching High – cleared when read.
2. The default values are updated on completion of reset and reflect the status or change in status at that
time. Cortina recommends that the register status be read on completion of reset.
3. The default value is determined by the default value of Register bit 0.12.
4. LSHR = Default value is derived from a single device input pin state or a group of device input pin states as
the pin(s) are latched at startup or hardware reset.
5. Default values are set by the hardware configuration PAUSE pin. The BGA15 package does not have a
Pause hardware configuration pin. The default for the BGA15 package is 0.
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PDF描述 |
|---|---|
| WBLXT9785HCD0SE001 | DATACOM, INTERFACE CIRCUIT, PQFP208 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| WBLXT9785HE.D0-865114 | 制造商:Cortina Systems Inc 功能描述:PHY 8-CH 10Mbps/100Mbps 208-Pin PQFP |
| WBM-DATA | 制造商:Thomas & Betts 功能描述: |
| WBM-DISHWASH | 制造商:Thomas & Betts 功能描述: |
| WBM-DISPOSAL | 制造商:Thomas & Betts 功能描述: |
| WBM-DUPLEX | 制造商:Thomas & Betts 功能描述: |
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