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参数资料
| 型号： | WBLXT9785HCD0SE000 |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 网络接口 |
| 英文描述： | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| 封装： | ROHS COMPLIANT, PLASTIC, QFP-208 |
| 文件页数： | 23/221页 |
| 文件大小： | 3113K |
| 代理商： | WBLXT9785HCD0SE000 |
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Page 119
Cortina Systems LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
LXT9785/LXT9785E
Datasheet
249241, Revision 11.0
16 April 2007
4.3 Media Independent
Interface (MII) Interfaces
4.3.7
MDIO Management Interface
The LXT9785/LXT9785E supports the IEEE 802.3 MII Management Interface, also known
as the Management Data Input/Output (MDIO) Interface. This interface allows upper-layer
devices to monitor and control the state of the LXT9785/LXT9785E. The MDIO interface
consists of a physical connection, a specific protocol that runs across the connection, and
an internal set of addressable registers. Some registers are required and their functions
are defined by the IEEE 802.3 specification. Additional registers allow for expanded
functionality. Specific bits in the registers are referenced using an “X.Y” notation, where X
is the register number (0-32) and Y is the bit number (0-15).
The physical interface consists of a data line (MDIO) and clock line (MDC). Operation of
this interface is controlled by the MDDIS input pin. When MDDIS is High, all the MDIOs
are completely disabled. The Hardware Control Interface provides primary configuration
control. When MDDIS is Low, the MDIO port is enabled for both read and write operations
and the Hardware Control Interface is not used.
Note:
The BGA15 package does not support the MDDIS pin.
The timing for the MDIO Interface is shown in Table 80, MDIO Timing Parameters, on
page 189. MDIO read and write cycles are shown in Figure 9, Management Interface
The protocol allows one controller to communicate with multiple LXT9785/LXT9785E
devices. Pins ADD_<4:0> determine the base address. Each port adds its port number to
the base address to obtain its port address as shown in Figure 11.
The BGA15 package uses a similar scheme where the ADD_[2:0] bits internally set to 0
and the ADD_[4:3] bits are used to select from four base addresses (0x00000b,
0x01000b, 0x10000b, or 0x11000b.
Figure 9
Management Interface Read Frame Structure
Figure 10
Management Interface Write Frame Structure
MDC
MDIO
(Read)
32 "1"s
0110
Preamble
ST
Op Code
PHY Address
Turn
Around
Z0
A4
A3
A0
R4
R3
R0
Register Address
D15
D14
D1
Data
Write
Read
D15
D14
D1
D0
Idle
High Z
MDC
MDIO
(Write)
32 "1"s
0
101
Preamble
ST
Op Code
PHY Address
Turn
Around
1
0
A4
A3
A0
R4
R3
R0
Register Address
D15
D14
D1
D0
Data
Idle
Write
相关PDF资料 |
PDF描述 |
|---|---|
| WBLXT9785HCD0SE001 | DATACOM, INTERFACE CIRCUIT, PQFP208 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| WBLXT9785HE.D0-865114 | 制造商:Cortina Systems Inc 功能描述:PHY 8-CH 10Mbps/100Mbps 208-Pin PQFP |
| WBM-DATA | 制造商:Thomas & Betts 功能描述: |
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