参数资料
| 型号： | X98017L128-3.3-Z |
| 厂商： | Intersil |
| 文件页数： | 26/29页 |
| 文件大小： | 0K |
| 描述： | IC VIDEO DIGITIZER TRPL 128MQFP |
| 标准包装： | 66 |
| 类型： | 视频数字转换器，3 通道 AFE |
| 应用： | LCD 电视机/监控器 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 128-BFQFP |
| 供应商设备封装： | 128-MQFP（14x20） |
| 包装： | 托盘 |
| 产品目录页面： | 1247 (CN2011-ZH PDF) |
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6
FN8218.3
March 8, 2006
Programmable
Width and Polarity
Analog
Video In
P
1
P
2
P
3
P
4
P
5
P
6
P
7
P
8
P
0
P
9
D
0
R
P/GP/BP[7:0]
HS
OUT
8.5 DATACLK Pipeline Latency
R
S/GS/BS[7:0]
P
10
P
11
P
12
D
1
D
2
D
3
HSYNC
IN
The HSYNC edge (programmable leading or trailing) that the DPLL is locked to.
The sampling phase setting determines its relative position to the rest of the AFE’s output signals
DATACLK
t
HSYNCin-to-HSout = 7.5ns + (PHASE/64 +8.5)*tPIXEL
FIGURE 3. 24 BIT OUTPUT MODE
Programmable
Width and Polarity
Analog
Video In
P
1
P
2
P
3
P
4
P
5
P
6
P
7
P
8
P
0
P
9
HS
OUT
8.5 DATACLK Pipeline Latency
P
10
P
11
P
12
HSYNC
IN
The HSYNC edge (programmable leading or trailing) that the DPLL is locked to.
The sampling phase setting determines its relative position to the rest of the AFE’s output signals
DATACLK
G
0 (Yo)
G
1 (Y1)G2 (Y2)
B
0 (Uo)R1 (V1)B2 (U2)
G
P[7:0]
R
P[7:0]
B
P[7:0]
t
HSYNCin-to-HSout = 7.5ns + (PHASE/64 +8.5)*tPIXEL
FIGURE 4. 24 BIT 4:2:2 OUTPUT MODE (FOR YUV SIGNALS)
X98017
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PDF描述 |
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参数描述 |
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