参数资料
| 型号： | XC3S400AN-4FG400I |
| 厂商： | Xilinx Inc |
| 文件页数： | 109/123页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN 3AN 400FBGA |
| 标准包装： | 60 |
| 系列： | Spartan®-3AN |
| LAB/CLB数： | 896 |
| 逻辑元件/单元数： | 8064 |
| RAM 位总计： | 368640 |
| 输入/输出数： | 311 |
| 门数： | 400000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 400-BGA |
| 供应商设备封装： | 400-FBGA（21x21） |
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Spartan-3AN FPGA Family: Pinout Descriptions
DS557 (v4.1) April 1, 2011
Product Specification
86
User I/Os by Bank
Table 71 and Table 72 indicate how the available user-I/O pins are distributed between the four I/O banks on the FTG256
package. The AWAKE pin is counted as a dual-purpose I/O. The XC3S50AN FPGA in the FTG256 package has 51
unconnected balls, labeled with an N.C. type. These pins are also indicated in Figure 20.
Table 71: User I/Os Per Bank on XC3S50AN in the FTG256 Package
Package
Edge
I/O Bank
Maximum I/Os
All Possible I/O Pins by Type
I/O
INPUT
DUAL
VREF
CLK
Top
0
40
21
7
1
3
8
Right
1
32
12
5
4
3
8
Bottom
2
40
5
2
21
6
Left
3
32
15
6
0
3
8
Total
144
53
20
26
15
30
Table 72: User I/Os Per Bank on XC3S200AN and XC3S400AN in the FTG256 Package
Package
Edge
I/O Bank
Maximum I/Os
All Possible I/O Pins by Type
I/O
INPUT
DUAL
VREF
CLK
Top
0
47
27
6
1
5
8
Right
1
50
1
6
30
5
8
Bottom
2
48
11
2
21
6
8
Left
3
50
30
7
0
5
8
Total
195
69
21
52
21
32
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PDF描述 |
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