参数资料
| 型号： | XC3S400AN-4FG400I |
| 厂商： | Xilinx Inc |
| 文件页数： | 66/123页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN 3AN 400FBGA |
| 标准包装： | 60 |
| 系列： | Spartan®-3AN |
| LAB/CLB数： | 896 |
| 逻辑元件/单元数： | 8064 |
| RAM 位总计： | 368640 |
| 输入/输出数： | 311 |
| 门数： | 400000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 400-BGA |
| 供应商设备封装： | 400-FBGA（21x21） |
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Spartan-3AN FPGA Family: DC and Switching Characteristics
DS557 (v4.1) April 1, 2011
Product Specification
47
Configurable Logic Block (CLB) Timing
Table 33: CLB (SLICEM) Timing
Symbol
Description
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Clock-to-Output Times
TCKO
When reading from the FFX (FFY) Flip-Flop, the time
from the active transition at the CLK input to data
appearing at the XQ (YQ) output
–0.60
–0.68
ns
Setup Times
TAS
Time from the setup of data at the F or G input to the
active transition at the CLK input of the CLB
0.18
–0.36
–ns
TDICK
Time from the setup of data at the BX or BY input to
the active transition at the CLK input of the CLB
1.58
–1.88
–ns
Hold Times
TAH
Time from the active transition at the CLK input to the
point where data is last held at the F or G input
0
–0
–ns
TCKDI
Time from the active transition at the CLK input to the
point where data is last held at the BX or BY input
0
–0
–ns
Clock Timing
TCH
The High pulse width of the CLB’s CLK signal
0.63
–0.75
–ns
TCL
The Low pulse width of the CLK signal
0.63
–0.75
–ns
FTOG
Toggle frequency (for export control)
0
770
0
667
MHz
Propagation Times
TILO
The time it takes for data to travel from the CLB’s F
(G) input to the X (Y) output
–0.62
–0.71
ns
Set/Reset Pulse Width
TRPW_CLB
The minimum allowable pulse width, High or Low, to
the CLB’s SR input
1.33
–1.61
–ns
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 10.
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