参数资料
| 型号： | XRT75R12IB |
| 厂商： | Exar Corporation |
| 文件页数： | 15/90页 |
| 文件大小： | 0K |
| 描述： | IC LIU E3/DS3/STS-1 12CH 420TBGA |
| 标准包装： | 40 |
| 类型： | 线路接口装置（LIU） |
| 驱动器/接收器数： | 12/12 |
| 规程： | DS3，E3，STS-1 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 420-LBGA 裸露焊盘 |
| 供应商设备封装： | 420-TBGA（35x35） |
| 包装： | 托盘 |
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XRT75R12
19
TWELVE CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER ATTENUATOR
REV. 1.0.4
2.0
CLOCK SYNTHESIZER
The LIU uses a flexible user interface for accepting clock references to generate the internal master clocks
used to drive the LIU. The reference clock used to supply the microprocessor timing is generated from the DS-
3 or SFM clock input. Therefore, if the chip is configured for STS-1 only or E3 only, then the DS-3 input pin
must be connected to the STS-1 pin or E3 pin respectively. In DS-3 mode or when SFM is used, the STS-1
and E3 input pins can be left unconnected. If SFM is enabled by pulling the SFM_EN pin "High", 12.288MHz is
the only clock reference necessary to generate DS-3, E3, or STS-1 line rates and the microprocessor timing.
A simplified block diagram of the clock synthesizer is shown in Figure 3. Reference clock performance
specifications can be found on Table 2 below.
NOTES:
1.
Required to meet Bellcore GR-499 specification on frequency stability requirements.
However, the LIU can
functionally operate with ±100 ppm without meeting the required specifications.
2.
Reference clock jitter limits are required for the transmit output to meet ITU-T and Bellcore system level jitter
requirements.
FIGURE 3. SIMPLIFIED BLOCK DIAGRAM OF THE INPUT CLOCK CIRCUITRY DRIVING THE MICROPROCESSOR
TABLE 2: REFERENCE CLOCK PERFORMANCE SPECIFICATIONS
SYMBOL
PARAMETER
MIN
TYP
MAX
UNITS
REFDUTY
Reference Clock Duty Cycle
40
60
%
REFE3
E3 Reference Clock Frequency Tolerance1
-20
+20
ppm
REFDS3
DS3 Reference Clock Frequency Tolerance1
-20
+20
ppm
REFSTS1
STS-1 Reference Clock Frequency Tolerance1
-20
+20
ppm
REFSFM
SFM Reference Clock Frequency Tolerance1
-20
+20
ppm
tRISE_REFCLK Reference Clock Rise Time (10% to 90%)
5
ns
tFALL_REFCLK Reference Clock Fall Time (90% to 10%)
5
ns
CLKJIT
Reference Clock Jitter Stability2
0.005
UIp2p
Clock Synthesizer
Processor
LOL_n
DS3Clk
SFM_EN
STS-1Clk/12M
E3Clk
CLKOUT_n
0
1
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