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参数资料
| 型号： | XRT94L31IB |
| 厂商： | Exar Corporation |
| 文件页数： | 14/133页 |
| 文件大小： | 0K |
| 描述： | IC MAPPER DS3/E3/STS-1 504TBGA |
| 标准包装： | 24 |
| 应用： | 网络切换 |
| 接口： | 总线 |
| 电源电压： | 3.14 V ~ 3.47 V |
| 封装/外壳： | 504-LBGA |
| 供应商设备封装： | 504-TBGA（35x35） |
| 包装： | 托盘 |
| 安装类型： | 表面贴装 |
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XRT94L31
110
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC
REV. 1.0.1
NOTE:
Table 10 presents information on the Timing parameters for the Receive STS-3/STM-1 PECL Interface
These timing requirements apply to both the Primary and the Redundant Receive STS-3/STM-1 PECL
Interface blocks.
1.3.3
DS3/E3/STS-1 LIU INTERFACE TIMING INFORMATION
1.3.3.1
Ingress DS3/E3/STS-1 Interface Timing
The user should be aware of the following things about the Ingress DS3/E3/STS-1 Interface Timing.
1.
If a given channel is configured to operate in the DS3/E3 Mode, then the DS3/E3 Framer block can be
configured to sample the DS3/E3/STS_1_DATA_IN and the DS3/E3/STS_1_NEG_IN input pins upon
either the rising or falling edge of DS3/E3/STS_1_CLOCK.
2.
If a given channel is configured to operate in the STS-1/STM-0 Mode, then the Receive STS-1 TOH
Processor block will be operating in the Single-Rail Mode (e.g., the Receive STS-1 TOH Processor block
will ONLY sample the DS3/E3/STS_1_DATA_IN input signal.
It will not sample the DS3/E3/
STS_1_NEG_IN input signal.
3.
Further, if a given channel is configured to operate in the STS-1/STM-0 Mode, then the Receive STS-1
TOH Processor block can be configured to sample the DS3/E3/STS_1_DATA_IN input signal, upon
either the rising or falling edge of DS3/E3/STS_1_CLOCK_IN.
FIGURE 15. AN ILLUSTRATION OF THE WAVEFORMS OF THE SIGNALS THAT ARE INPUT VIA THE RECEIVE STS-3/
STM-1 PECL INTERFACE
TABLE 10: TIMING INFORMATION FOR THE RECEIVE STS-3/STM-1 PECL INTERFACE
SYMBOL
DESCRIPTION
MIN.
TYP.
MAX.
t6
RxL_DATA to rising edge of RxL_CLKL set-up time requirements
200ps
t7
Rising edge of RxL_CLKL to RxL_DATA hold time requirements
200ps
RxL_CLKL_p
RxL_CLKL_n
RxL_Data_n
RxL_Data_p
t6
t7
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