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参数资料
| 型号： | XRT94L31IB |
| 厂商： | Exar Corporation |
| 文件页数： | 9/133页 |
| 文件大小： | 0K |
| 描述： | IC MAPPER DS3/E3/STS-1 504TBGA |
| 标准包装： | 24 |
| 应用： | 网络切换 |
| 接口： | 总线 |
| 电源电压： | 3.14 V ~ 3.47 V |
| 封装/外壳： | 504-LBGA |
| 供应商设备封装： | 504-TBGA（35x35） |
| 包装： | 托盘 |
| 安装类型： | 表面贴装 |
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XRT94L31
106
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC
REV. 1.0.1
NOTE: The value for t0 through t9 can be found in
NOTE: Test Conditions: TA = 25°C, VCC = 3.3V±5% and 2.5V±5%, unless otherwise specified.
FIGURE 11. MPC860 MODE - TIMING (READ CYCLE)
TABLE 7: TIMING INFORMATION FOR THE MICROPROCESSOR INTERFACE, WHEN CONFIGURED TO OPERATE IN THE
MPC860 MODE
TIMING
DESCRIPTION
MIN.
TYP.
MAX
UNITS
T0
pCS* low to PCLK high set-up time
4
-
ns
T1
OE* low to PCLK high set-up time
4
ns
T2
A[14:0] set-up time to rising edge of PCLK
4
ns
T3
A[14:0] hold time from rising edge of PCLK
2
ns
T4
Data setup time to rising edge of PCLK (WRITE cycle)
4
-
N/A
ns
T5
Data hold time from rising edge of PCLK (WRITE cycle)
0
-
N/A
ns
T6
R/W* Active hold-time from rising edge of PCLK
4
ns
T7
WE* Active hold-time from rising edge of PCLK
0
ns
T8
Rising edge of PCLK to TA* Active (LOW) Delay
4.13
-
10.07
ns
T9
Rising edge of PCLK to TA* In-Active (HIGH) Delay
4.31
-
10.09
ns
T10
OE* Inactive to Data Invalid Delay
1.66
4.33
ns
PCLK
CS*
R/W*
A[14:0]
D[7:0]
WE*
OE*
TA*
Target Address
Valid Data
T0
T1
T2
T3
T8
T9
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