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参数资料
| 型号： | AD73322 |
| 厂商： | Analog Devices, Inc. |
| 英文描述： | Low Cost, Low Power CMOS General Purpose Dual Analog Front End(低成本，低功耗的CMOS通用双模拟前端处理器) |
| 中文描述： | 低成本，低功耗CMOS通用双模拟前端（低成本，低功耗的的CMOS通用双模拟前端处理器） |
| 文件页数： | 9/43页 |
| 文件大小： | 427K |
| 代理商： | AD73322 |
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AD73322
–9–
REV. 0
TIMING CHARACTERISTICS
Limit at
T
A
= –40
°
C to +85
°
C
Parameter
Units
Description
Clock Signals
t
1
t
2
t
3
Serial Port
t
4
t
5
t
6
t
7
t
8
t
9
t
10
t
11
t
12
t
13
See Figure 1
MCLK Period
MCLK Width High
MCLK Width Low
See Figures 3 and 4
SCLK Period
SCLK Width High
SCLK Width Low
SDI/SDIFS Setup Before SCLK Low
SDI/SDIFS Hold After SCLK Low
SDOFS Delay from SCLK High
SDOFS Hold After SCLK High
SDO Hold After SCLK High
SDO Delay from SCLK High
SCLK Delay from MCLK
61
24.4
24.4
ns min
ns min
ns min
t
1
0.4
×
t
1
0.4
×
t
1
20
0
10
10
10
10
30
ns min
ns min
ns min
ns typ
ns typ
ns typ
ns typ
ns typ
ns typ
ns typ
Specifications subject to change without notice.
(AVDD = +5 V
6
10%; DVDD = +5 V
6
10%; AGND = DGND = 0 V; T
A
= T
MlN
to T
MAX
, unless
otherwise noted)
t
3
t
2
t
1
Figure 1. MCLK Timing
TO OUTPUT
PIN
+2.1V
100
m
A
100
m
A
I
OL
I
OH
C
L
15pF
Figure 2. Load Circuit for Timing Specifications
t
11
t
7
t
9
t
10
t
12
t
7
t
8
t
8
SE (I)
SCLK (O)
SDIFS (I)
SDI (I)
SDOFS (O)
SDO (O)
THREE-
STATE
THREE-
STATE
THREE-
STATE
D15
D2
D1
D0
D14
D15
D0
D1
D14
D15
D15
Figure 4. Serial Port (SPORT)
t
3
t
1
t
2
t
13
*SCLK IS INDIVIDUALLY PROGRAMMABLE
IN FREQUENCY (MCLK/4 SHOWN HERE).
t
4
t
5
t
6
MCLK
SCLK*
Figure 3. SCLK Timing
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PDF描述 |
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参数描述 |
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