参数资料
| 型号： | AD73322LYRZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 46/48页 |
| 文件大小： | 0K |
| 描述： | IC ANALOG FRONT END DUAL 28-SOIC |
| 标准包装： | 27 |
| 位数： | 16 |
| 通道数： | 4 |
| 功率（瓦特）： | 73mW |
| 电压 - 电源，模拟： | 2.7 V ~ 5.5 V |
| 电压 - 电源，数字： | 2.7 V ~ 5.5 V |
| 封装/外壳： | 28-SOIC（0.295"，7.50mm 宽） |
| 供应商设备封装： | 28-SOIC W |
| 包装： | 管件 |
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AD73322L
Rev. A | Page 7 of 48
SIGNAL RANGES
Table 3.
Mnemoic
Description
Range
VREFCAP
1.2 V ± 10%
VREFOUT
1.2 V ± 10%
ADC
Maximum input range at VIN
1.578 V p-p
Nominal reference level
1.0954 V p-p
DAC
Maximum voltage output swing
Single-Ended
1.578 V p-p
Differential
3.156 V p-p
Nominal voltage output swing
Single-Ended
1.0954 V p-p
Differential
2.1909 V p-p
Output bias voltage
VREFOUT
TIMING CHARACTERISTICS
AVDD = 3 V ± 10%; DVDD = 3 V ± 10%; AGND = DGND = 0 V; TA = TMlN to TMAX, unless otherwise noted.
Table 4.
Parameter
Limit at TA = 40°C to +105°C
Unit
Description
Clock Signals
See Figure 2
t1
61
ns min
MCLK period
t2
24.4
ns min
MCLK width high
t3
24.4
ns min
MCLK width low
Serial Port
t4
t1
ns min
SCLK period
t5
0.4 × t1
ns min
SCLK width high
t6
0.4 × t1
ns min
SCLK width low
t7
20
ns min
SDI/SDIFS setup before SCLK low
t8
0
ns min
SDI/SDIFS hold after SCLK low
t9
10
ns max
SDOFS delay from SCLK high
t10
10
ns min
SDOFS hold after SCLK high
t11
10
ns min
SDO hold after SCLK high
t12
10
ns max
SDO delay from SCLK high
t13
30
ns max
SCLK delay from MCLK
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