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参数资料
型号： AD9258BCPZ-125
厂商： Analog Devices Inc
文件页数： 7/44页
文件大小： 0K
描述： IC ADC 14BIT 125MSPS DL 64LFCSP
设计资源： High Performance, Dual Channel IF Sampling Receiver (CN0140)
标准包装： 1
位数： 14
采样率（每秒）： 125M
数据接口： 串行
转换器数目： 2
功率耗散（最大）： 788mW
电压电源： 模拟和数字
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 64-VFQFN 裸露焊盘，CSP
供应商设备封装： 64-LFCSP-VQ（9x9）
包装： 托盘
输入数目和类型： 2 个差分，单极
AD9258
Rev. A | Page 15 of 44
PIN 1
INDICATOR
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
D4–
D4
+
DR
VD
D
D5–
D5
+
D6–
D6
+
DCO
–
DCO
+
D7–
D7
+
DR
VD
D
D8–
D8
+
D9–
D9
+
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
AV
D
AV
D
VI
N
+
B
VI
N
–
B
AV
D
AV
D
RBI
AS
VC
M
SEN
SE
VR
E
F
AV
D
AV
D
VI
N
–
A
VI
N
+
A
AV
D
AV
D
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
CLK+
CLK–
SYNC
NC
D0– (LSB)
D0+ (LSB)
DRVDD
D1–
D1+
D2–
D2+
D3–
D3+
PDWN
OEB
CSB
SCLK/DFS
SDIO/DCS
OR+
OR–
D13+ (MSB)
D13– (MSB)
D12+
D12–
DRVDD
D11+
D11–
D10+
D10–
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
AD9258
PARALLEL LVDS
TOP VIEW
(Not to Scale)
08
12
4-
0
06
NOTES
1. NC = NO CONNECT.
2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE
PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED
PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION.
Figure 7. LFCSP Interleaved Parallel LVDS Pin Configuration (Top View)
Table 9. Pin Function Descriptions (Interleaved Parallel LVDS Mode)
Pin No.
Mnemonic
Type
Description
ADC Power Supplies
10, 19, 28, 37
DRVDD
Supply
Digital Output Driver Supply (1.8 V Nominal).
49, 50, 53, 54, 59,
60, 63, 64
AVDD
Supply
Analog Power Supply (1.8 V Nominal).
4, 5, 6, 7
NC
Do Not Connect.
0
AGND,
Exposed Pad
Ground
The exposed thermal pad on the bottom of the package provides the analog
ground for the part. This exposed pad must be connected to ground for proper
operation.
ADC Analog
51
VIN+A
Input
Differential Analog Input Pin (+) for Channel A.
52
VINA
Input
Differential Analog Input Pin () for Channel A.
62
VIN+B
Input
Differential Analog Input Pin (+) for Channel B.
61
VINB
Input
Differential Analog Input Pin () for Channel B.
55
VREF
Input/Output
Voltage Reference Input/Output.
56
SENSE
Input
Voltage Reference Mode Select. See Table 11 for details.
58
RBIAS
Input/Output
External Reference Bias Resistor.
57
VCM
Output
Common-Mode Level Bias Output for Analog Inputs.
1
CLK+
Input
ADC Clock Input—True.
2
CLK
Input
ADC Clock Input—Complement.
Digital Input
3
SYNC
Input
Digital Synchronization Pin. Slave mode only.
Digital Outputs
9
D0+ (LSB)
Output
Channel A/Channel B LVDS Output Data 0—True.
8
D0 (LSB)
Output
Channel A/Channel B LVDS Output Data 0—Complement.
12
D1+
Output
Channel A/Channel B LVDS Output Data 1—True.
11
D1
Output
Channel A/Channel B LVDS Output Data 1—Complement.
14
D2+
Output
Channel A/Channel B LVDS Output Data 2—True.
13
D2
Output
Channel A/Channel B LVDS Output Data 2—Complement.
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PDF描述
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参数描述
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