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参数资料
| 型号： | AD9516-1/PCBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 22/80页 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION FOR AD9516-1 |
| 产品培训模块： | Active Filter Design Tools |
| 设计资源： | AD9516 Eval Brd Schematic AD9516 Gerber Files AD9516-1 BOM |
| 标准包装： | 1 |
| 主要目的： | 计时，时钟发生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9516-1 |
| 主要属性： | 2 输入，14 输出，2.5GHz VCO |
| 次要属性： | CMOS、LVDS、LVPECL 输出逻辑，ADIsimCLK&trade 图形用户界面 |
| 已供物品： | 板，线缆，电源 |
| 产品目录页面： | 776 (CN2011-ZH PDF) |
| 相关产品： | AD9516-1BCPZ-REEL7-ND - IC CLOCK GEN 2.5GHZ VCO 64-LFCSP AD9516-1BCPZ-ND - IC CLOCK GEN 2.5GHZ VCO 64-LFCSP |
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Data Sheet
AD9516-1
Rev. C | Page 29 of 80
PROGRAMMABLE
N DELAY
REFIN (REF1)
REFIN (REF2)
CLK
REF1
REF2
AD9516-1
STATUS
R
DIVIDER
VCO STATUS
PROGRAMMABLE
R DELAY
REFERENCE
SWITCHOVER
REF_SEL
CPRSET VCP
VS
GND
RSET
DISTRIBUTION
REFERENCE
REFMON
CP
STATUS
LD
P, P + 1
PRESCALER
A/B
COUNTERS
N DIVIDER
BYPASS
LF
LOW DROPOUT
REGULATOR (LDO)
VCO
PHASE
FREQUENCY
DETECTOR
LOCK
DETECT
CHARGE
PUMP
PL
L
RE
F
E
R
E
NCE
HOLD
OUT0
OUT1
OUT0
OUT1
LVPECL
DIVIDE BY
1 TO 32
OUT2
OUT3
OUT2
OUT3
LVPECL
DIVIDE BY
1 TO 32
OUT4
OUT5
OUT4
OUT5
LVPECL
DIVIDE BY
1 TO 32
DIVIDE BY
1 TO 32
LVDS/CMOS
OUT6 (OUT6A)
OUT6 (OUT6B)
t
OUT7 (OUT7A)
OUT7 (OUT7B)
t
DIVIDE BY
1 TO 32
DIVIDE BY
1 TO 32
LVDS/CMOS
OUT8 (OUT8A)
OUT8 (OUT8B)
t
OUT9 (OUT9A)
OUT9 (OUT9B)
t
DIVIDE BY
1 TO 32
0
1
DIVIDE BY
2, 3, 4, 5, OR 6
PD
SYNC
RESET
SCLK
SDIO
SDO
CS
DIGITAL
LOGIC
SERIAL
CONTROL
PORT
0
64
20-
0
30
Figure 44. Internal VCO and Clock Distribution
Internal VCO and Clock Distribution
When using the internal VCO and PLL, the VCO divider must
be employed to ensure that the frequency presented to the
channel dividers does not exceed their specified maximum
frequency of 1600 MHz (see Table 3). The internal PLL uses an
external loop filter to set the loop bandwidth. The external loop
filter is also crucial to the loop stability.
When using the internal VCO, it is necessary to calibrate the
VCO (Register 0x018[0]) to ensure optimal performance.
For internal VCO and clock distribution applications, use the
register settings that are shown in Table 24.
Table 24. Settings When Using Internal VCO
Register
Function
0x010[1:0] = 00b
PLL normal operation (PLL on).
0x010 to 0x01E
PLL settings. Select and enable a reference
input; set R, N (P, A, B), PFD polarity, and ICP,
according to the intended loop configuration.
0x018[0] = 0b,
0x232[0] = 1b
Reset VCO calibration. This is not required
the first time after power-up, but it must
be performed subsequently.
0x1E0[2:0]
Set VCO divider to divide-by-2, divide-by-3,
divide-by-4, divide-by-5, and divide-by-6.
0x1E1[0] = 0b
Use the VCO divider as source for the
distribution section.
0x1E1[1] = 1b
Select VCO as the source.
0x018[0] = 1b,
0x232[0] = 1b
Initiate VCO calibration.
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参数描述 |
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