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参数资料
| 型号： | ADSP-21478KBCZ-3A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 43/76页 |
| 文件大小： | 0K |
| 描述： | IC DSP SHARK 300MHZ 196CSPBGA |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART |
| 时钟速率： | 300MHz |
| 非易失内存： | ROM（4Mb） |
| 芯片上RAM： | 3Mb |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.30V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 196-LFBGA，CSPBGA |
| 供应商设备封装： | 196-CSPBGA（12x12） |
| 包装： | 托盘 |
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Rev. C
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July 2013
Parallel Data Acquisition Port (PDAP)
The timing requirements for the PDAP are provided in
Table 40. PDAP is the parallel mode operation of Channel 0 of
the IDP. For details on the operation of the PDAP, see the
PDAP chapter of the ADSP-214xx SHARC Processor Hardware
Reference. Note that the 20 bits of external PDAP data can be
provided through the ADDR23–0 pins or over the DAI pins.
Table 40. Parallel Data Acquisition Port (PDAP)
88-Lead LFCSP Package
All Other Packages
Unit
Parameter
Min
Max
Min
Max
Timing Requirements
tSPHOLD
1
PDAP_HOLD Setup Before PDAP_CLK Sample Edge
4
2.5
ns
tHPHOLD
1
PDAP_HOLD Hold After PDAP_CLK Sample Edge
4
2.5
ns
tPDSD
1
PDAP_DAT Setup Before SCLK PDAP_CLK Sample Edge
5
3.85
ns
tPDHD
1
PDAP_DAT Hold After SCLK PDAP_CLK Sample Edge
4
2.5
ns
tPDCLKW
Clock Width
(tPCLK × 4) ÷ 2 – 3
ns
tPDCLK
Clock Period
tPCLK × 4
ns
Switching Characteristics
tPDHLDD
Delay of PDAP Strobe After Last PDAP_CLK
Capture Edge for a Word
2 × tPCLK + 3
ns
tPDSTRB
PDAP Strobe Pulse Width
2 × tPCLK – 1.5
ns
1 Source pins of DATA and control are ADDR23–0 or DAI pins. Source pins for SCLK and FS are: 1) DAI pins, 2) CLKIN through PCG, or 3) DAI pins through PCG.
Figure 27. PDAP Timing
DAI_P20–1
(PDAP_CLK)
SAMPLE EDGE
DAI_P20–1
(PDAP_HOLD)
DAI_P20–1
(PDAP_STROBE)
tPDSTRB
tPDHLDD
tPDHD
tPDSD
tSPHOLD
tHPHOLD
tPDCLK
tPDCLKW
DAI_P20–1/
ADDR23–4
(PDAP_DATA)
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