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参数资料
| 型号： | ADSP-2191MBSTZ-140 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 17/48页 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 16BIT 144LQFP |
| 标准包装： | 1 |
| 系列： | ADSP-21xx |
| 类型： | 定点 |
| 接口： | 主机接口，SPI，SSP，UART |
| 时钟速率： | 140MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 160kB |
| 电压 - 输入/输出： | 3.00V，3.30V |
| 电压 - 核心： | 2.50V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-LQFP（20x20） |
| 包装： | 托盘 |
| 其它名称： | ADSP-2191MBSTZ140 |
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ADSP-2191M
–24–
REV. A
External Port Bus Request and Grant Cycle Timing
bus grant operations.
Table 14. External Port Bus Request and Grant Cycle Timing
Parameter1, 2
Min
Max
Unit
Switching Characteristics
t
SD
CLKOUT High to
xMS, Address, and RD/WR Disable
0.5t
HCLK +1
ns
t
SE
CLKOUT Low to
xMS, Address, and RD/WR Enable
04ns
t
DBG
CLKOUT High to
BG Asserted Setup
0
4
ns
t
EBG
CLKOUT High to
BG Deasserted Hold Time
0
4
ns
t
DBH
CLKOUT High to
BGH Asserted Setup
0
4
ns
t
EBH
CLKOUT High to
BGH Deasserted Hold Time
04ns
Timing Requirements
t
BS
BR Asserted to CLKOUT High Setup
4.6
ns
t
BH
CLKOUT High to
BR Deasserted Hold Time
0
ns
1t
HCLK is the peripheral clock period.
2These are timing parameters that are based on worst-case operating conditions.
Figure 13. External Port Bus Request and Grant Cycle Timing
tBH
A21–0
CLKOUT
tBS
tSD
tDBG
tDBH
tSE
tEBG
tEBH
BGH
WR
RD
MS3--0
IOMS
BMS
BR
BG
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