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参数资料
| 型号： | ADSP-2191MBSTZ-140 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 30/48页 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 16BIT 144LQFP |
| 标准包装： | 1 |
| 系列： | ADSP-21xx |
| 类型： | 定点 |
| 接口： | 主机接口，SPI，SSP，UART |
| 时钟速率： | 140MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 160kB |
| 电压 - 输入/输出： | 3.00V，3.30V |
| 电压 - 核心： | 2.50V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-LQFP（20x20） |
| 包装： | 托盘 |
| 其它名称： | ADSP-2191MBSTZ140 |
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ADSP-2191M
–36–
REV. A
Serial Peripheral Interface (SPI) Port—Master Timing
Table 20. Serial Peripheral Interface (SPI) Port—Master Timing
Parameter
Min
Max
Unit
Switching Characteristics
t
SDSCIM
SPIxSEL Low to First SCLK edge (x=0 or 1)
2t
HCLK –3
ns
t
SPICHM
Serial Clock High Period
2t
HCLK –3
ns
t
SPICLM
Serial Clock Low Period
2t
HCLK –3
ns
t
SPICLK
Serial Clock Period
4t
HCLK –1
ns
t
HDSM
Last SCLK Edge to
SPIxSEL High (x=0 or 1)
2t
HCLK –3
ns
t
SPITDM
Sequential Transfer Delay
2t
HCLK –2
ns
t
DDSPID
SCLK Edge to Data Output Valid (Data Out Delay)
0
6
ns
t
HDSPID
SCLK Edge to Data Output Invalid (Data Out Hold)
0
5
ns
Timing Requirements
t
SSPID
Data Input Valid to SCLK Edge (Data Input Setup)
8
ns
t
HSPID
SCLK Sampling Edge to Data Input Invalid (Data In Hold)
1
ns
Figure 21. Serial Peripheral Interface (SPI) Port—Master Timing
tHSPID
tHDSPID
LSB
MSB
tHSPID
tDDSPID
MOSI
(OUTPUT)
MISO
(INPUT)
SPIxSEL
(OUTPUT)
(x = 0 or 1)
SCLK
(CPOL = 0)
(OUTPUT)
SCLK
(CPOL = 1)
(OUTPUT)
tSPICHM
tSPICLM
tSPICLK
tSPICHM
tHDSM
tSPITDM
tHDSPID
LSB
VALID
LSB
MSB
VALID
tHSPID
tDDSPID
MOSI
(OUTPUT)
MISO
(INPUT)
tSSPID
CPHA = 0
MSB
VALID
tSDSCIM
tSSPID
LSB
VALID
CPHA = 1
tSSPID
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