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参数资料
| 型号： | ADSP-BF504KCPZ-3F |
| 厂商： | Analog Devices Inc |
| 文件页数： | 30/80页 |
| 文件大小： | 0K |
| 描述： | IC CCD SIGNAL PROCESSOR 88LFCSP |
| 视频文件： | Blackfin? BF50x Processor Family |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | CAN，EBI/EMI，I²C，IrDA，PPI，SPI，SPORT，UART/USART |
| 时钟速率： | 300MHz |
| 非易失内存： | 闪存（16MB） |
| 芯片上RAM： | 68kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.31V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 88-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 88-LFCSP（12x12） |
| 包装： | 托盘 |
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Rev. A
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July 2011
ADSP-BF504/ADSP-BF504F/ADSP-BF506F
RSI Controller Timing
timing.
Table 28. RSI Controller Timing
Parameter
Min
Max
Unit
Timing Requirements
tISU
Input Setup Time
5.75
ns
tIH
Input Hold Time
2
ns
Switching Characteristics
fPP
1
Clock Frequency Data Transfer Mode
0
25
MHz
fOD
Clock Frequency Identification Mode
100
2
400
kHz
tWL
Clock Low Time
10
ns
tWH
Clock High Time
10
ns
tTLH
Clock Rise Time
10
ns
tTHL
Clock Fall Time
10
ns
tODLY
Output Delay Time During Data Transfer Mode
14
ns
tODLY
Output Delay Time During Identification Mode
50
ns
1 t
PP = 1/fPP
2 Specification can be 0 kHz, which means to stop the clock. The given minimum frequency range is for cases where a continuous clock is required.
Figure 18. RSI Controller Timing
SD_CLK
INPUT
OUTPUT
tISU
NOTES:
1 INPUT INCLUDES SD_Dx AND SD_CMD SIGNALS.
2 OUTPUT INCLUDES SD_Dx AND SD_CMD SIGNALS.
tTHL
tTLH
tWL
tWH
tPP
tIH
tODLY
VOH (MIN)
VOL (MAX)
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PDF描述 |
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参数描述 |
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