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参数资料
| 型号： | ADSP-BF542KBCZ-6A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 45/100页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 600MHZ 400CSBGA |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | CAN，SPI，SSP，TWI，UART，USB |
| 时钟速率： | 600MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 132kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.25V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-LFBGA，CSPBGA |
| 供应商设备封装： | 400-CSPBGA（17x17） |
| 包装： | 托盘 |
| 配用： | ADZS-BF548-EZLITE-ND - KIT EZLITE ADZS-BF548 |
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ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
|
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|
February 2010
DDR SDRAM/Mobile DDR SDRAM Timing
Table 33 and Figure 18/Figure 19 describe DDR
SDRAM/mobile DDR SDRAM read cycle timing.
Table 33. DDR SDRAM/Mobile DDR SDRAM Read Cycle Timing
DDR SDRAM
Mobile DDR SDRAM
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
tAC
Access Window of DQ0-15 to DCK0-1
–1.25
+1.25
0.0
6.00
ns
tDQSCK
Access Window of DQS0-1 to DCK0-1
–1.25
+1.25
0.0
6.00
ns
tDQSQ
DQS0-1 to DQ0-15 Skew, DQS0-1 to Last
DQ0-15 Valid
0.90
0.85
ns
tQH
DQ0-15 to DQS0-1 Hold, DQS0-1 to First
DQ0-15 to Go Invalid
tCK/2 – 1.25
1
tCK/2 – 1.75
2
tCK/2 – 1.25
ns
tRPRE
DQS0-1 Read Preamble
0.9
1.1
0.9
1.1
tCK
tRPST
DQS0-1 Read Postamble
0.4
0.6
0.4
0.6
tCK
1 For 7.50 ns
≤ t
CK < 10 ns.
2 For tCK ≥ 10 ns.
Figure 18. DDR SDRAM Controller Read Cycle Timing
Figure 19. Mobile DDR SDRAM Controller Read Cycle Timing
DCK0-1
DQS0-1
tDQSCK
tAC
tRPRE
tDQSQ
tQH
tRPST
DQ0-15
Dn
Dn+1
Dn+2
Dn+3
DCK0-1
DQS0-1
tDQSCK
tAC
tDQSQ
DQ0-15
Dn
Dn+1
Dn+2
Dn+3
tRPRE
tRPST
tQH
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