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参数资料
| 型号： | ADSP-BF542KBCZ-6A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 75/100页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 600MHZ 400CSBGA |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | CAN，SPI，SSP，TWI，UART，USB |
| 时钟速率： | 600MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 132kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.25V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-LFBGA，CSPBGA |
| 供应商设备封装： | 400-CSPBGA（17x17） |
| 包装： | 托盘 |
| 配用： | ADZS-BF548-EZLITE-ND - KIT EZLITE ADZS-BF548 |
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Rev. C
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February 2010
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
ATAPI Multiword DMA Transfer Timing
multiword DMA transfer timing.
Table 59. ATAPI Multiword DMA Transfer Timing
ATAPI Parameter/Description
ATAPI_MULTI_TIM_x Timing Register
Setting1
Timing Equation
t0
Cycle time
TD, TK
(TD + TK)
× t
SCLK
tD
ATAPI_DIOR/ATAPI_DIOW asserted
Pulse Width
TD
× t
SCLK
tF
ATAPI_DIOR data hold
N/A
0
tG(write)
ATAPI_DIOW data setup
TD
× t
SCLK – (tSK1 + tSK2 + tSK4)
tG(read)
ATAPI_DIOR data setup
TD
tOD + tSUD + 2 × tBD + tCDD + tCDC
tH
ATAPI_DIOW data hold
TK
× t
SCLK – (tSK1 + tSK2 + tSK4)
tI
ATAPI_DMACK to
ATAPI_DIOR/ATAPI_DIOW setup
TM
× t
SCLK – (tSK1 + tSK2 + tSK4)
tJ
ATAPI_DIOR/ATAPI_DIOW to
ATAPI_DMACK hold
TK, TEOC_MDMA
(TK + TEOC_MDMA)
× t
SCLK – (tSK1 + tSK2 + tSK4)
tKR
ATAPI_DIOR negated pulse width
TKR
× t
SCLK
tKW
ATAPI_DIOW negated pulse width
TKW
× t
SCLK
tLR
ATAPI_DIOR to ATAPI_DMARQ delay N/A
(TD + TK)
× t
SCLK – (tOD + 2 × tBD + 2 × tCDC)
tM
ATAPI_CS0-1 valid to
ATAPI_DIOR/ATAPI_DIOW
TM
× t
SCLK – (tSK1 + tSK2 + tSK4)
tN
ATAPI_CS0-1 hold
TK, TEOC_MDMA
(TK + TEOC_MDMA)
× t
SCLK – (tSK1 + tSK2 + tSK4)
1 ATAPI timing register setting should be programmed with a value that guarantees parameter compliance with the ATA ANSI specification for an ATA device mode of
operation.
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