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参数资料
型号： ADSP-TS101SAB1-000
厂商： ANALOG DEVICES INC
元件分类： 数字信号处理
英文描述： 300 MHz TigerSHARC Processor with 6 Mbit on-chip SRAM; Package: 625 ball BGA; No of Pins: 625; Temperature Range: Ind
中文描述： 64-BIT, 125 MHz, OTHER DSP, PBGA625
封装： 27 X 27 MM, PLASTIC, MS-034, BGA-625
文件页数： 15/48页
文件大小： 679K
代理商： ADSP-TS101SAB1-000
Rev. C
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May 2009
ADSP-TS101S
For power-up sequencing, power-up reset, and normal reset
(hot reset) timing requirements, refer to Table 26 and Figure 13,
Table 27 and Figure 14, and Table 28, and Figure 15
respectively.
Table 19. AC Asynchronous Signal Specifications (All values in this table are in nanoseconds)
Name
Description
Pulse Width Low (min)
Pulse Width High (min)
IRQ3–01
Interrupt request input
tCCLK + 3 ns
DMAR3–01
DMA request input
tCCLK + 4 ns
TMR0E
2
Timer 0 expired output
4
t
SCLK ns
FLAG3–0
1, 3
Flag pins input
3
t
CCLK ns
3
t
CCLK ns
TRST
JTAG test reset input
1 ns
1 These input pins do not need to be synchronized to a clock reference.
2 This pin is a strap option. During reset, an internal resistor pulls the pin low.
3 For output specifications, see Table 29 and Table 30.
Table 20. Reference Clocks—Core Clock (CCLK) Cycle Time
Parameter
Description
Grade = 100 (300 MHz)
Grade = 000 (250 MHz)
Unit
Min
Max
Min
Max
tCCLK
1
Core Clock Cycle Time
3.3
12.5
4.0
12.5
ns
1 CCLK is the internal processor clock or instruction cycle time. The period of this clock is equal to the system clock period (tSCLK) divided by the system clock ratio
(SCLKRAT2–0). For information on available part numbers for different internal processor clock rates, see the Ordering Guide on Page 45.
Figure 9. Reference Clocks—Core Clock (CCLK) Cycle Time
Table 21. Reference Clocks—Local Clock (LCLK) Cycle Time
Parameter
Description
Min
Max
Unit
tLCLK
1, 2, 3, 4
Local Clock Cycle Time
10
25
ns
tLCLKH
Local Clock Cycle High Time
0.4 × tLCLK
0.6 × tLCLK
ns
tLCLKL
Local Clock Cycle Low Time
0.4 × tLCLK
0.6 × tLCLK
ns
tLCLKJ
5, 6
Local Clock Jitter Tolerance
500
ps
1 For more information, see Table 3 on Page 12.
2 For more information, see Clock Domains on Page 9.
3 LCLK_P and SCLK_P must be connected to the same source.
4 The value of (tLCLK / LCLKRAT2-0) must not violate the specification for tCCLK.
5 Actual input jitter should be combined with ac specifications for accurate timing analysis.
6 Jitter specification is maximum peak-to-peak time interval error (TIE) jitter.
Figure 10. Reference Clocks—Local Clock (LCLK) Cycle Time
CCLK
tCCLK
LCLK_P
tLCLK
tLCLKH
tLCLKL
tLCLKJ
LCLK_P
tLCLK
tLCLKH
tLCLKL
tLCLKJ
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PDF描述
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ADSP-TS203SABPZ050 500 MHz TigerSHARC Processor with 4 Mbit on-chip embedded DRAM; Package: 576 ball SBGA; No of Pins: 576; Temperature Range: Ind
ADSQ-1410-EX-C 4-CH 14-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, DMA66
ADT-2734-MM-35M-02 MALE-MALE, RF STRAIGHT ADAPTER, PLUG
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参数描述
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ADSP-TS101SAB1Z000 功能描述:IC DSP CONTROLLER 6MBIT 625-BGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:TigerSHARC® 标准包装:2 系列:StarCore 类型:SC140 内核 接口:DSI，以太网，RS-232 时钟速率:400MHz 非易失内存:外部 芯片上RAM:1.436MB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:-40°C ~ 105°C 安装类型:表面贴装 封装/外壳:431-BFBGA，FCBGA 供应商设备封装:431-FCPBGA（20x20） 包装:托盘
ADSP-TS101SAB1Z100 功能描述:IC DSP CTRLR 128BIT BUS 625-BGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:TigerSHARC® 标准包装:40 系列:TMS320DM64x, DaVinci™ 类型:定点 接口:I²C，McASP，McBSP 时钟速率:400MHz 非易失内存:外部 芯片上RAM:160kB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:0°C ~ 90°C 安装类型:表面贴装 封装/外壳:548-BBGA，FCBGA 供应商设备封装:548-FCBGA（27x27） 包装:托盘 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA
ADSP-TS101SAB2-000 功能描述:IC DSP CONTROLLER 6MBIT 484 BGA RoHS:否 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:TigerSHARC® 标准包装:2 系列:StarCore 类型:SC140 内核 接口:DSI，以太网，RS-232 时钟速率:400MHz 非易失内存:外部 芯片上RAM:1.436MB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:-40°C ~ 105°C 安装类型:表面贴装 封装/外壳:431-BFBGA，FCBGA 供应商设备封装:431-FCPBGA（20x20） 包装:托盘
ADSP-TS101SAB2-050 制造商:Analog Devices 功能描述:TIGERSHARC - Trays
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