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参数资料
型号： ADSP-TS101SAB1-000
厂商： ANALOG DEVICES INC
元件分类： 数字信号处理
英文描述： 300 MHz TigerSHARC Processor with 6 Mbit on-chip SRAM; Package: 625 ball BGA; No of Pins: 625; Temperature Range: Ind
中文描述： 64-BIT, 125 MHz, OTHER DSP, PBGA625
封装： 27 X 27 MM, PLASTIC, MS-034, BGA-625
文件页数： 24/48页
文件大小： 679K
代理商： ADSP-TS101SAB1-000
Rev. C
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Page 30 of 48
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May 2009
ADSP-TS101S
Table 30. Link Ports—Receive
Parameter
Min
Max
Unit
Timing Requirements
tLXCLK_RX
1, 2
Receive Link Clock Period
0.9 LR tCCLK
1.1 LR tCCLK
ns
tLXCLKH_RX
3
Receive Link Clock Width High
0.33 tLXCLK_RX
0.66 tLXCLK_RX
ns
tLXCLKH_RX
4
Receive Link Clock Width High
0.4 tLXCLK_RX
0.6 tLXCLK_RX
ns
tLXCLKL_RX
3
Receive Link Clock Width Low
0.33 tLXCLK_RX
0.66 tLXCLK_RX
ns
tLXCLKL_RX
4
Receive Link Clock Width Low
0.4 tLXCLK_RX
0.6 tLXCLK_RX
ns
tDIS
LxDAT7–0 Input Setup
0.6
ns
tDIH
LxDAT7–0 Input Hold
0.6
ns
Switching Characteristics
tCONNV
Connectivity Pulse Valid
0
2.5 tLXCLK_RX
ns
tCONNOW
Connectivity Pulse Output Width
1.5 tLXCLK_RX
ns
1 The link clock ratio (LR) is 2, 3, 4, or 8 as set by the SPD bits in the LCTLx register.
2 The maximum LxCLK is 125 MHz. LR = 2 may not be used when CCLK 250 MHz.
3 The formula for this parameter applies when LR is 2.
4 The formula for this parameter applies when LR is 3, 4, or 8.
Figure 18. Link Ports—Receive
LxCLKIN
LxCLKOUT
LxDAT7–0
LxDIR
1
2
3
4
5
6
7
8
0
9
10
11
12
13
14
15
tLxCLK_Rx
tCONNV
tLxCLKH_Rx
tLxCLKL_Rx
tCONNOW
tDIS
tDIH
tDIS
tDIH
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PDF描述
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ADSP-TS101SAB2-050 制造商:Analog Devices 功能描述:TIGERSHARC - Trays
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