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参数资料
型号： ADSP-TS101SAB1-000
厂商： ANALOG DEVICES INC
元件分类： 数字信号处理
英文描述： 300 MHz TigerSHARC Processor with 6 Mbit on-chip SRAM; Package: 625 ball BGA; No of Pins: 625; Temperature Range: Ind
中文描述： 64-BIT, 125 MHz, OTHER DSP, PBGA625
封装： 27 X 27 MM, PLASTIC, MS-034, BGA-625
文件页数： 22/48页
文件大小： 679K
代理商： ADSP-TS101SAB1-000
ADSP-TS101S
Rev. C
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Page 29 of 48
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May 2009
Link Ports Data Transfer and Token Switch Timing
Table 31, Table 32, Table 33, and Table 34 with Figure 17,
Figure 18, Figure 19, and Figure 20 provide the timing specifica-
tions for the link ports data transfer and token switch.
Table 29. Link Ports—Transmit
Parameter
Min
Max
Unit
Timing Requirements
tCONNS
1
Connectivity Pulse Setup
2 tCCLK + 3.5
ns
tCONNS
2
Connectivity Pulse Setup
8
ns
tCONNIW
3
Connectivity Pulse Input Width
tLXCLK_TX + 1
ns
tACKS
Acknowledge Setup
0.5 tLXCLK_TX
ns
Switching Characteristics
tLXCLK_TX
4
Transmit Link Clock Period
0.9 LR tCCLK
1.1 LR tCCLK
ns
tLXCLKH_TX
1
Transmit Link Clock Width High
0.33 tLXCLK_TX
0.66 tLXCLK_TX
ns
tLXCLKH_TX
2
Transmit Link Clock Width High
0.4 tLXCLK_TX
0.6 tLXCLK_TX
ns
tLXCLKL_TX
1
Transmit Link Clock Width Low
0.33 tLXCLK_TX
0.66 tLXCLK_TX
ns
tLXCLKL_TX
2
Transmit Link Clock Width Low
0.4 tLXCLK_TX
0.6 tLXCLK_TX
ns
tDIRS
LxDIR Transmit Setup
0.5 tLXCLK_TX
2 tLXCLK_TX
ns
tDIRH
LxDIR Transmit Hold
0.5 tLXCLK_TX
2 tLXCLK_TX
ns
tDOS
1
LxDAT7–0 Output Setup
0.25 tLXCLK_TX – 1
ns
tDOH
1
LxDAT7–0 Output Hold
0.25 tLXCLK_TX – 1
ns
tDOS
2
LxDAT7–0 Output Setup
Greater of 0.8 or 0.17 tLXCLK_TX – 1
ns
tDOH
2
LxDAT7–0 Output Hold
Greater of 0.8 or 0.17 tLXCLK_TX – 1
ns
tLDOE
LxDAT7–0 Output Enable
1
ns
tLDOD
5
LxDAT7–0 Output Disable
1
ns
1 The formula for this parameter applies when LR is 2.
2 The formula for this parameter applies when LR is 3, 4, or 8.
3 LxCLKIN shows the connectivity pulse with each of the three possible transitions to “Acknowledge.” After a connectivity pulse low minimum, LxCLKIN may [1] return high
and remain high for “Acknowledge,” [2] return high and subsequently go low (meeting t
ACKS) for “Not Acknowledge,” or [3] remain low for “Not Acknowledge.”
4 The Link clock Ratio (LR) is 2, 3, 4, or 8 as set by the SPD bits in the LCTLx register. The maximum LxCLK is 125 MHz. LR = 2 may not be used when CCLK 250 MHz.
5 This specification applies to the last data byte or the “Dummy” byte that follows the verification byte if enabled. For more information, see the ADSP-TS101 TigerSHARC
Processor Hardware Reference.
Figure 17. Link Ports—Transmit
LxCLKOUT
LxCLKIN
LxDIR
LxDAT7–0
1
2
3
4
0
5
6
7
8
9
10
11
12
13
14
15
tLxCLKL_Tx
tLxCLKH_Tx
tDIRS
tLxCLK_Tx
tCONNS
tDOS
tDOH
tDOS
tACKS
tDOH
tCONNIW
tDIRH
tLDOD
tLDOE
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ADSP-TS101SAB1Z100 功能描述:IC DSP CTRLR 128BIT BUS 625-BGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:TigerSHARC® 标准包装:40 系列:TMS320DM64x, DaVinci™ 类型:定点 接口:I²C，McASP，McBSP 时钟速率:400MHz 非易失内存:外部 芯片上RAM:160kB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:0°C ~ 90°C 安装类型:表面贴装 封装/外壳:548-BBGA，FCBGA 供应商设备封装:548-FCBGA（27x27） 包装:托盘 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA
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ADSP-TS101SAB2-050 制造商:Analog Devices 功能描述:TIGERSHARC - Trays
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