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参数资料
型号： ADSP-TS201SABP-060
厂商： Analog Devices Inc
文件页数： 21/48页
文件大小： 0K
描述： IC PROCESSOR 600MHZ 576BGA
标准包装： 1
系列： TigerSHARC®
类型： 定点/浮点
接口： 主机接口，连接端口，多处理器
时钟速率： 600MHz
非易失内存： 外部
芯片上RAM： 3MB
电压 - 输入/输出： 2.50V
电压 - 核心： 1.20V
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 576-BBGA 裸露焊盘
供应商设备封装： 576-BGA-ED（25x25）
包装： 托盘
配用： ADZS-TS201S-EZLITE-ND - KIT LITE EVAL FOR ADSP-TS201S
Rev. C
|
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|
December 2006
ADSP-TS201S
Table 29. AC Signal Specifications
(All values in this table are in nanoseconds.)
Name
Description
In
put
S
e
tu
p
(M
in
)
In
put
Hold
(M
in
)
Ou
tp
u
tV
a
li
d
(M
a
x
)
Ou
tp
u
tH
o
ld
(M
in
)
Ou
tp
u
tEn
ab
le
(M
in
)1
Ou
tpu
tDi
sab
le
(M
a
x
)1
Re
fe
re
nce
Cl
ock
ADDR31–0
External Address Bus
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
DATA63–0
External Data Bus
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
MSH
Memory Select HOST Line
—
4.0
1.0
1.15
2.0
SCLK
MSSD3–0
Memory Select SDRAM Lines
1.5
0.5
4.0
1.0
2.0
SCLK
MS1–0
Memory Select for Static Blocks
—
4.0
1.0
1.15
2.0
SCLK
RD
Memory Read
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
WRL
Write Low Word
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
WRH
Write High Word
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
ACK
Acknowledge for Data High to Low
1.5
0.5
3.6
1.0
1.15
2.0
SCLK
Acknowledge for Data Low to High
1.5
0.5
4.2
0.9
1.15
2.0
SCLK
SDCKE
SDRAM Clock Enable
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
RAS
Row Address Select
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
CAS
Column Address Select
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
SDWE
SDRAM Write Enable
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
LDQM
Low Word SDRAM Data Mask
—
4.0
1.0
1.15
2.0
SCLK
HDQM
High Word SDRAM Data Mask
—
4.0
1.0
1.15
2.0
SCLK
SDA10
SDRAM ADDR10
—
4.0
1.0
1.15
2.0
SCLK
HBR
Host Bus Request
1.5
0.5
—
SCLK
HBG
Host Bus Grant
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
BOFF
Back Off Request
1.5
0.5
—
SCLK
BUSLOCK
Bus Lock
—
4.0
1.0
1.15
2.0
SCLK
BRST
Burst Pin
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
BR7–0
Multiprocessing Bus Request Pins
1.5
0.5
4.0
1.0
—
SCLK
BM
Bus Master Debug Aid Only
—
4.0
1.0
—
SCLK
IORD
I/O Read Pin
—
4.0
1.0
2.0
SCLK
IOWR
I/O Write Pin
—
4.0
1.0
1.15
2.0
SCLK
IOEN
I/O Enable Pin
—
4.0
1.0
1.15
2.0
SCLK
CPA
Core Priority Access High to Low
1.5
0.5
4.0
1.0
0.75
2.0
SCLK
Core Priority Access Low to High
1.5
0.5
29.5
2.0
0.75
2.0
SCLK
DPA
DMA Priority Access High to Low
1.5
0.5
4.0
1.0
0.75
2.0
SCLK
DMA Priority Access Low to High
1.5
0.5
29.5
2.0
0.75
2.0
SCLK
BMS
Boot Memory Select
—
4.0
1.0
1.15
2.0
SCLK
FLAG3–02
FLAG Pins
—
4.0
1.0
1.15
2.0
SCLK
RST_IN
3, 4
Global Reset Pin
1.5
2.5
—
SCLK
5
TMS
Test Mode Select (JTAG)
1.5
0.5
——
——TCK
TDI
Test Data Input (JTAG)
1.5
0.5
——
——TCK
TDO
Test Data Output (JTAG)
—
4.0
1.0
0.75
2.0
TCK
6
TRST3, 4
Test Reset (JTAG)
1.5
0.5
——
——TCK
EMU 7
Emulation High to Low
—
5.5
2.0
1.15
4.0
TCK or SCLK
ID2–08
Static Pins—Must Be Constant
——
———
CONTROLIMP1–0
8
Static Pins—Must Be Constant
——
———
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