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参数资料
| 型号： | AGLN010V5-UC36 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 260 CLBS, 10000 GATES, 250 MHz, PBGA36 |
| 封装： | 4 X 4 MM, 0.8 MM HEIGHT, 0.4 MM PITCH, UC-36 |
| 文件页数： | 103/140页 |
| 文件大小： | 4325K |
| 代理商： | AGLN010V5-UC36 |
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IGLOO nano Low Power Flash FPGAs
Re vi s i on 10
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DDR Module Specifications
Note:
DDR is not supported for AGLN010, AGLN015, and AGLN020 devices.
Input DDR Module
Figure 2-17 Input DDR Timing Model
Table 2-78 Parameter Definitions
Parameter Name
Parameter Definition
Measuring Nodes (from, to)
tDDRICLKQ1
Clock-to-Out Out_QR
B, D
tDDRICLKQ2
Clock-to-Out Out_QF
B, E
tDDRISUD
Data Setup Time of DDR input
A, B
tDDRIHD
Data Hold Time of DDR input
A, B
tDDRICLR2Q1
Clear-to-Out Out_QR
C, D
tDDRICLR2Q2
Clear-to-Out Out_QF
C, E
tDDRIREMCLR
Clear Removal
C, B
tDDRIRECCLR
Clear Recovery
C, B
Input DDR
Data
CLK
CLKBUF
INBUF
Out_QF
(to core)
FF2
FF1
INBUF
CLR
DDR_IN
E
A
B
C
D
Out_QR
(to core)
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PDF描述 |
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