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参数资料
| 型号： | AGLN010V5-UC36 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 260 CLBS, 10000 GATES, 250 MHz, PBGA36 |
| 封装： | 4 X 4 MM, 0.8 MM HEIGHT, 0.4 MM PITCH, UC-36 |
| 文件页数： | 79/140页 |
| 文件大小： | 4325K |
| 代理商： | AGLN010V5-UC36 |
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IGLOO nano Low Power Flash FPGAs
Re vi s i on 10
2 - 29
3.3 V LVCMOS Wide Range
Table 2-40 Minimum and Maximum DC Input and Output Levels for LVCMOS 3.3 V Wide Range
3.3 V LVCMOS
Wide Range1
Equivalent
Software
Default
Drive
Strength
Option4
VIL
VIH
VOL
VOH
IOL
IOH
IIL
2
IIH
3
Drive
Strength
Min.
V
Max.
V
Min.
V
Max.
V
Max.
V
Min.
VA
A
A5
100 A
2 mA
–0.3
0.8
2
3.6
0.2
VCCI – 0.2
100
10
100 A
4 mA
–0.3
0.8
2
3.6
0.2
VCCI – 0.2
100
10
100 A
6 mA
–0.3
0.8
2
3.6
0.2
VCCI – 0.2
100
10
100 A
8mA
–0.3
0.8
2
3.6
0.2
VCCI – 0.2
100
10
Notes:
1. All LVCMOS 3.3 V software macros support LVCMOS 3.3 V Wide Range, as specified in the JEDEC JESD8-B
specification.
2. IIL is the input leakage current per I/O pin over recommended operating conditions where –0.3 < VIN < VIL.
3. IIH is the input leakage current per I/O pin over recommended operating conditions where VIH < VIN < VCCI. Input
current is larger when operating outside recommended ranges.
4. Note that 3.3 V LVCMOS wide range is applicable to 100 A drive strength only. The configuration will not operate at the
equivalent software default drive strength. These values are for normal ranges only.
5. Currents are measured at 85°C junction temperature.
6. Software default selection is highlighted in gray.
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