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参数资料
型号： AGLN010V5-UC36
元件分类： FPGA
英文描述： FPGA, 260 CLBS, 10000 GATES, 250 MHz, PBGA36
封装： 4 X 4 MM, 0.8 MM HEIGHT, 0.4 MM PITCH, UC-36
文件页数： 71/140页
文件大小： 4325K
代理商： AGLN010V5-UC36
IGLOO nano DC and Switching Characteristics
2- 22
R e v i sio n 1 0
Applies to IGLOO nano at 1.2 V Core Operating Conditions
Table 2-26 Summary of I/O Timing Characteristics—Software Default Settings
STD Speed Grade, Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.14 V,
Worst-Case VCCI = 3.0 V
I/O
S
tan
dard
Drive
S
trength
(mA)
Equiv
.Sof
tware
Default
Drive
S
tren
g
th
Op
tio
n
1
Slew
Rate
Cap
acitiv
e
Lo
ad
(pF
)
t DOU
T
t DP
t DIN
t PY
)
t PY
S
t EOU
T
t ZL
t ZH
t LZ
t HZ
Unit
s
3.3 V LVTTL /
3.3 V LVCMOS
8 mA
High
5 pF 1.55 2.31
0.26
0.97
1.36
1.10
2.34
1.90 2.43 3.14
ns
3.3 V LVCMOS
Wide Range2
100 A 8 mA
High
5 pF 1.55 3.25
0.26
1.31
1.91
1.10
3.25
2.61 3.38 4.27
ns
2.5 V LVCMOS
8 mA
High
5 pF 1.55 2.30
0.26
1.21
1.39
1.10
2.33
2.04 2.41 2.99
ns
1.8 V LVCMOS
4 mA
High
5 pF 1.55 2.49
0.26
1.13
1.59
1.10
2.53
2.34 2.42 2.81
ns
1.5 V LVCMOS
2 mA
High
5 pF 1.55 2.78
0.26
1.27
1.77
1.10
2.82
2.62 2.44 2.74
ns
1.2 V LVCMOS
1 mA
High
5 pF 1.55 3.50
0.26
1.56
2.27
1.10
3.37
3.10 2.55 2.66
ns
1.2 V LVCMOS
Wide Range3
100 A 1 mA
High
5 pF 1.55 3.50
0.26
1.56
2.27
1.10
3.37
3.10 2.55 2.66
ns
Notes:
1. Note that 1.2 V LVCMOS and 3.3 V LVCMOS wide range are applicable to 100 A drive strength only. The configuration
will not operate at the equivalent default drive strength. These values are for normal ranges only.
2. All LVCMOS 3.3 V software macros support LVCMOS 3.3 V wide range, as specified in the JESD8-B specification.
3. All LVCMOS 1.2 V software macros support LVCMOS 1.2 V side range as specified in the JESD8-12 specification.
4. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.
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