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参数资料
| 型号： | AGLN010V5-UC36 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 260 CLBS, 10000 GATES, 250 MHz, PBGA36 |
| 封装： | 4 X 4 MM, 0.8 MM HEIGHT, 0.4 MM PITCH, UC-36 |
| 文件页数： | 70/140页 |
| 文件大小： | 4325K |
| 代理商： | AGLN010V5-UC36 |
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IGLOO nano Low Power Flash FPGAs
Re vi s i on 10
2 - 21
Applies to IGLOO nano at 1.5 V Core Operating Conditions
Table 2-25 Summary of I/O Timing Characteristics—Software Default Settings
STD Speed Grade, Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V,
Worst-Case VCCI = 3.0 V
I/
O
S
tan
dard
Drive
S
trength
(mA)
Eq
uivalen
tSo
ft
ware
De
fault
tDrive
S
trength
Option
1
Slew
Rat
e
Ca
p
acitive
Lo
ad
(p
F)
t DO
UT
t DP
t DI
N
t PY
t PYS
t EOUT
t ZL
t ZH
t LZ
t HZ
Unit
s
3.3 V LVTTL /
3.3 V LVCMOS
8 mA
High
5 pF 0.97
1.79 0.19 0.86
1.16
0.66
1.83
1.45
1.98 2.38
ns
3.3 V LVCMOS
Wide Range2
100 A 8 mA
High
5 pF
0.97
2.56 0.19 1.20
1.66
0.66
2.57
2.02
2.82 3.31
ns
2.5 V LVCMOS
8 mA
High
5 pF 0.97
1.81 0.19 1.10
1.24
0.66
1.85
1.63
1.97 2.26
ns
1.8 V LVCMOS
4 mA
High
5 pF 0.97
2.08 0.19 1.03
1.44
0.66
2.12
1.95
1.99 2.19
ns
1.5 V LVCMOS
2 mA
High
5 pF 0.97
2.39 0.19 1.19
1.52
0.66
2.44
2.24
2.02 2.15
ns
Notes:
1. Note that 3.3 V LVCMOS wide range is applicable to 100 A drive strength only. The configuration will not operate at the
equivalent default drive strength. These values are for normal ranges only.
2. All LVCMOS 3.3 V software macros support LVCMOS 3.3 V wide range, as specified in the JESD8-B specification.
3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.
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